| 1 | /*===- TableGen'erated file -------------------------------------*- C++ -*-===*\ |
|---|---|
| 2 | |* *| |
| 3 | |* Intrinsic Function Source Fragment *| |
| 4 | |* *| |
| 5 | |* Automatically generated file, do not edit! *| |
| 6 | |* *| |
| 7 | \*===----------------------------------------------------------------------===*/ |
| 8 | |
| 9 | #ifndef LLVM_IR_INTRINSIC_RISCV_ENUMS_H |
| 10 | #define LLVM_IR_INTRINSIC_RISCV_ENUMS_H |
| 11 | namespace llvm::Intrinsic { |
| 12 | enum RISCVIntrinsics : unsigned { |
| 13 | // Enum values for intrinsics. |
| 14 | riscv_aes32dsi = 11931, // llvm.riscv.aes32dsi (IntrinsicsRISCV.td:1789) |
| 15 | riscv_aes32dsmi, // llvm.riscv.aes32dsmi (IntrinsicsRISCV.td:1791) |
| 16 | riscv_aes32esi, // llvm.riscv.aes32esi (IntrinsicsRISCV.td:1803) |
| 17 | riscv_aes32esmi, // llvm.riscv.aes32esmi (IntrinsicsRISCV.td:1805) |
| 18 | riscv_aes64ds, // llvm.riscv.aes64ds (IntrinsicsRISCV.td:1794) |
| 19 | riscv_aes64dsm, // llvm.riscv.aes64dsm (IntrinsicsRISCV.td:1796) |
| 20 | riscv_aes64es, // llvm.riscv.aes64es (IntrinsicsRISCV.td:1808) |
| 21 | riscv_aes64esm, // llvm.riscv.aes64esm (IntrinsicsRISCV.td:1810) |
| 22 | riscv_aes64im, // llvm.riscv.aes64im (IntrinsicsRISCV.td:1799) |
| 23 | riscv_aes64ks1i, // llvm.riscv.aes64ks1i (IntrinsicsRISCV.td:1816) |
| 24 | riscv_aes64ks2, // llvm.riscv.aes64ks2 (IntrinsicsRISCV.td:1814) |
| 25 | riscv_brev8, // llvm.riscv.brev8 (IntrinsicsRISCV.td:87) |
| 26 | riscv_clmulh, // llvm.riscv.clmulh (IntrinsicsRISCV.td:81) |
| 27 | riscv_clmulr, // llvm.riscv.clmulr (IntrinsicsRISCV.td:84) |
| 28 | riscv_cv_alu_addN, // llvm.riscv.cv.alu.addN (IntrinsicsRISCVXCV.td:64) |
| 29 | riscv_cv_alu_addRN, // llvm.riscv.cv.alu.addRN (IntrinsicsRISCVXCV.td:66) |
| 30 | riscv_cv_alu_adduN, // llvm.riscv.cv.alu.adduN (IntrinsicsRISCVXCV.td:65) |
| 31 | riscv_cv_alu_adduRN, // llvm.riscv.cv.alu.adduRN (IntrinsicsRISCVXCV.td:67) |
| 32 | riscv_cv_alu_clip, // llvm.riscv.cv.alu.clip (IntrinsicsRISCVXCV.td:62) |
| 33 | riscv_cv_alu_clipu, // llvm.riscv.cv.alu.clipu (IntrinsicsRISCVXCV.td:63) |
| 34 | riscv_cv_alu_subN, // llvm.riscv.cv.alu.subN (IntrinsicsRISCVXCV.td:68) |
| 35 | riscv_cv_alu_subRN, // llvm.riscv.cv.alu.subRN (IntrinsicsRISCVXCV.td:70) |
| 36 | riscv_cv_alu_subuN, // llvm.riscv.cv.alu.subuN (IntrinsicsRISCVXCV.td:69) |
| 37 | riscv_cv_alu_subuRN, // llvm.riscv.cv.alu.subuRN (IntrinsicsRISCVXCV.td:71) |
| 38 | riscv_cv_bitmanip_bclr, // llvm.riscv.cv.bitmanip.bclr (IntrinsicsRISCVXCV.td:48) |
| 39 | riscv_cv_bitmanip_bitrev, // llvm.riscv.cv.bitmanip.bitrev (IntrinsicsRISCVXCV.td:57) |
| 40 | riscv_cv_bitmanip_bset, // llvm.riscv.cv.bitmanip.bset (IntrinsicsRISCVXCV.td:49) |
| 41 | riscv_cv_bitmanip_clb, // llvm.riscv.cv.bitmanip.clb (IntrinsicsRISCVXCV.td:55) |
| 42 | riscv_cv_bitmanip_extract, // llvm.riscv.cv.bitmanip.extract (IntrinsicsRISCVXCV.td:46) |
| 43 | riscv_cv_bitmanip_extractu, // llvm.riscv.cv.bitmanip.extractu (IntrinsicsRISCVXCV.td:47) |
| 44 | riscv_cv_bitmanip_insert, // llvm.riscv.cv.bitmanip.insert (IntrinsicsRISCVXCV.td:51) |
| 45 | riscv_cv_elw_elw, // llvm.riscv.cv.elw.elw (IntrinsicsRISCVXCV.td:94) |
| 46 | riscv_cv_mac_mac, // llvm.riscv.cv.mac.mac (IntrinsicsRISCVXCV.td:73) |
| 47 | riscv_cv_mac_machhsN, // llvm.riscv.cv.mac.machhsN (IntrinsicsRISCVXCV.td:88) |
| 48 | riscv_cv_mac_machhsRN, // llvm.riscv.cv.mac.machhsRN (IntrinsicsRISCVXCV.td:92) |
| 49 | riscv_cv_mac_machhuN, // llvm.riscv.cv.mac.machhuN (IntrinsicsRISCVXCV.td:86) |
| 50 | riscv_cv_mac_machhuRN, // llvm.riscv.cv.mac.machhuRN (IntrinsicsRISCVXCV.td:90) |
| 51 | riscv_cv_mac_macsN, // llvm.riscv.cv.mac.macsN (IntrinsicsRISCVXCV.td:87) |
| 52 | riscv_cv_mac_macsRN, // llvm.riscv.cv.mac.macsRN (IntrinsicsRISCVXCV.td:91) |
| 53 | riscv_cv_mac_macuN, // llvm.riscv.cv.mac.macuN (IntrinsicsRISCVXCV.td:85) |
| 54 | riscv_cv_mac_macuRN, // llvm.riscv.cv.mac.macuRN (IntrinsicsRISCVXCV.td:89) |
| 55 | riscv_cv_mac_msu, // llvm.riscv.cv.mac.msu (IntrinsicsRISCVXCV.td:74) |
| 56 | riscv_cv_mac_mulhhsN, // llvm.riscv.cv.mac.mulhhsN (IntrinsicsRISCVXCV.td:79) |
| 57 | riscv_cv_mac_mulhhsRN, // llvm.riscv.cv.mac.mulhhsRN (IntrinsicsRISCVXCV.td:83) |
| 58 | riscv_cv_mac_mulhhuN, // llvm.riscv.cv.mac.mulhhuN (IntrinsicsRISCVXCV.td:77) |
| 59 | riscv_cv_mac_mulhhuRN, // llvm.riscv.cv.mac.mulhhuRN (IntrinsicsRISCVXCV.td:81) |
| 60 | riscv_cv_mac_mulsN, // llvm.riscv.cv.mac.mulsN (IntrinsicsRISCVXCV.td:78) |
| 61 | riscv_cv_mac_mulsRN, // llvm.riscv.cv.mac.mulsRN (IntrinsicsRISCVXCV.td:82) |
| 62 | riscv_cv_mac_muluN, // llvm.riscv.cv.mac.muluN (IntrinsicsRISCVXCV.td:76) |
| 63 | riscv_cv_mac_muluRN, // llvm.riscv.cv.mac.muluRN (IntrinsicsRISCVXCV.td:80) |
| 64 | riscv_masked_atomicrmw_add, // llvm.riscv.masked.atomicrmw.add (IntrinsicsRISCV.td:46) |
| 65 | riscv_masked_atomicrmw_max, // llvm.riscv.masked.atomicrmw.max (IntrinsicsRISCV.td:54) |
| 66 | riscv_masked_atomicrmw_min, // llvm.riscv.masked.atomicrmw.min (IntrinsicsRISCV.td:55) |
| 67 | riscv_masked_atomicrmw_nand, // llvm.riscv.masked.atomicrmw.nand (IntrinsicsRISCV.td:48) |
| 68 | riscv_masked_atomicrmw_sub, // llvm.riscv.masked.atomicrmw.sub (IntrinsicsRISCV.td:47) |
| 69 | riscv_masked_atomicrmw_umax, // llvm.riscv.masked.atomicrmw.umax (IntrinsicsRISCV.td:49) |
| 70 | riscv_masked_atomicrmw_umin, // llvm.riscv.masked.atomicrmw.umin (IntrinsicsRISCV.td:50) |
| 71 | riscv_masked_atomicrmw_xchg, // llvm.riscv.masked.atomicrmw.xchg (IntrinsicsRISCV.td:45) |
| 72 | riscv_masked_cmpxchg, // llvm.riscv.masked.cmpxchg (IntrinsicsRISCV.td:59) |
| 73 | riscv_mips_ehb, // llvm.riscv.mips.ehb (IntrinsicsRISCVXMIPS.td:16) |
| 74 | riscv_mips_ihb, // llvm.riscv.mips.ihb (IntrinsicsRISCVXMIPS.td:18) |
| 75 | riscv_mips_pause, // llvm.riscv.mips.pause (IntrinsicsRISCVXMIPS.td:14) |
| 76 | riscv_mopr, // llvm.riscv.mopr (IntrinsicsRISCV.td:102) |
| 77 | riscv_moprr, // llvm.riscv.moprr (IntrinsicsRISCV.td:106) |
| 78 | riscv_nds_ffb, // llvm.riscv.nds.ffb (IntrinsicsRISCVXAndes.td:15) |
| 79 | riscv_nds_ffmism, // llvm.riscv.nds.ffmism (IntrinsicsRISCVXAndes.td:21) |
| 80 | riscv_nds_ffzmism, // llvm.riscv.nds.ffzmism (IntrinsicsRISCVXAndes.td:18) |
| 81 | riscv_nds_flmism, // llvm.riscv.nds.flmism (IntrinsicsRISCVXAndes.td:24) |
| 82 | riscv_nds_vd4dots, // llvm.riscv.nds.vd4dots (IntrinsicsRISCV.td:1286) |
| 83 | riscv_nds_vd4dots_mask, // llvm.riscv.nds.vd4dots.mask (IntrinsicsRISCV.td:1287) |
| 84 | riscv_nds_vd4dotsu, // llvm.riscv.nds.vd4dotsu (IntrinsicsRISCV.td:1286) |
| 85 | riscv_nds_vd4dotsu_mask, // llvm.riscv.nds.vd4dotsu.mask (IntrinsicsRISCV.td:1287) |
| 86 | riscv_nds_vd4dotu, // llvm.riscv.nds.vd4dotu (IntrinsicsRISCV.td:1286) |
| 87 | riscv_nds_vd4dotu_mask, // llvm.riscv.nds.vd4dotu.mask (IntrinsicsRISCV.td:1287) |
| 88 | riscv_nds_vfncvt_bf16_s, // llvm.riscv.nds.vfncvt.bf16.s (IntrinsicsRISCVXAndes.td:30) |
| 89 | riscv_nds_vfpmadb, // llvm.riscv.nds.vfpmadb (IntrinsicsRISCV.td:1203) |
| 90 | riscv_nds_vfpmadb_mask, // llvm.riscv.nds.vfpmadb.mask (IntrinsicsRISCV.td:1204) |
| 91 | riscv_nds_vfpmadt, // llvm.riscv.nds.vfpmadt (IntrinsicsRISCV.td:1203) |
| 92 | riscv_nds_vfpmadt_mask, // llvm.riscv.nds.vfpmadt.mask (IntrinsicsRISCV.td:1204) |
| 93 | riscv_nds_vfwcvt_s_bf16, // llvm.riscv.nds.vfwcvt.s.bf16 (IntrinsicsRISCVXAndes.td:29) |
| 94 | riscv_nds_vln, // llvm.riscv.nds.vln (IntrinsicsRISCV.td:1156) |
| 95 | riscv_nds_vln_mask, // llvm.riscv.nds.vln.mask (IntrinsicsRISCV.td:1157) |
| 96 | riscv_nds_vlnu, // llvm.riscv.nds.vlnu (IntrinsicsRISCV.td:1156) |
| 97 | riscv_nds_vlnu_mask, // llvm.riscv.nds.vlnu.mask (IntrinsicsRISCV.td:1157) |
| 98 | riscv_orc_b, // llvm.riscv.orc.b (IntrinsicsRISCV.td:78) |
| 99 | riscv_pause, // llvm.riscv.pause (IntrinsicsRISCV.td:1958) |
| 100 | riscv_seg2_load_mask, // llvm.riscv.seg2.load.mask (IntrinsicsRISCV.td:1712) |
| 101 | riscv_seg2_store_mask, // llvm.riscv.seg2.store.mask (IntrinsicsRISCV.td:1731) |
| 102 | riscv_seg3_load_mask, // llvm.riscv.seg3.load.mask (IntrinsicsRISCV.td:1712) |
| 103 | riscv_seg3_store_mask, // llvm.riscv.seg3.store.mask (IntrinsicsRISCV.td:1731) |
| 104 | riscv_seg4_load_mask, // llvm.riscv.seg4.load.mask (IntrinsicsRISCV.td:1712) |
| 105 | riscv_seg4_store_mask, // llvm.riscv.seg4.store.mask (IntrinsicsRISCV.td:1731) |
| 106 | riscv_seg5_load_mask, // llvm.riscv.seg5.load.mask (IntrinsicsRISCV.td:1712) |
| 107 | riscv_seg5_store_mask, // llvm.riscv.seg5.store.mask (IntrinsicsRISCV.td:1731) |
| 108 | riscv_seg6_load_mask, // llvm.riscv.seg6.load.mask (IntrinsicsRISCV.td:1712) |
| 109 | riscv_seg6_store_mask, // llvm.riscv.seg6.store.mask (IntrinsicsRISCV.td:1731) |
| 110 | riscv_seg7_load_mask, // llvm.riscv.seg7.load.mask (IntrinsicsRISCV.td:1712) |
| 111 | riscv_seg7_store_mask, // llvm.riscv.seg7.store.mask (IntrinsicsRISCV.td:1731) |
| 112 | riscv_seg8_load_mask, // llvm.riscv.seg8.load.mask (IntrinsicsRISCV.td:1712) |
| 113 | riscv_seg8_store_mask, // llvm.riscv.seg8.store.mask (IntrinsicsRISCV.td:1731) |
| 114 | riscv_sf_mm_e4m3_e4m3, // llvm.riscv.sf.mm.e4m3.e4m3 (IntrinsicsRISCVXsf.td:263) |
| 115 | riscv_sf_mm_e4m3_e5m2, // llvm.riscv.sf.mm.e4m3.e5m2 (IntrinsicsRISCVXsf.td:263) |
| 116 | riscv_sf_mm_e5m2_e4m3, // llvm.riscv.sf.mm.e5m2.e4m3 (IntrinsicsRISCVXsf.td:263) |
| 117 | riscv_sf_mm_e5m2_e5m2, // llvm.riscv.sf.mm.e5m2.e5m2 (IntrinsicsRISCVXsf.td:263) |
| 118 | riscv_sf_mm_f_f, // llvm.riscv.sf.mm.f.f (IntrinsicsRISCVXsf.td:260) |
| 119 | riscv_sf_mm_s_s, // llvm.riscv.sf.mm.s.s (IntrinsicsRISCVXsf.td:256) |
| 120 | riscv_sf_mm_s_u, // llvm.riscv.sf.mm.s.u (IntrinsicsRISCVXsf.td:256) |
| 121 | riscv_sf_mm_u_s, // llvm.riscv.sf.mm.u.s (IntrinsicsRISCVXsf.td:256) |
| 122 | riscv_sf_mm_u_u, // llvm.riscv.sf.mm.u.u (IntrinsicsRISCVXsf.td:256) |
| 123 | riscv_sf_vc_fv_se, // llvm.riscv.sf.vc.fv.se (IntrinsicsRISCVXsf.td:104) |
| 124 | riscv_sf_vc_fvv_se, // llvm.riscv.sf.vc.fvv.se (IntrinsicsRISCVXsf.td:113) |
| 125 | riscv_sf_vc_fvw_se, // llvm.riscv.sf.vc.fvw.se (IntrinsicsRISCVXsf.td:122) |
| 126 | riscv_sf_vc_i_se, // llvm.riscv.sf.vc.i.se (IntrinsicsRISCVXsf.td:95) |
| 127 | riscv_sf_vc_iv_se, // llvm.riscv.sf.vc.iv.se (IntrinsicsRISCVXsf.td:104) |
| 128 | riscv_sf_vc_ivv_se, // llvm.riscv.sf.vc.ivv.se (IntrinsicsRISCVXsf.td:113) |
| 129 | riscv_sf_vc_ivw_se, // llvm.riscv.sf.vc.ivw.se (IntrinsicsRISCVXsf.td:122) |
| 130 | riscv_sf_vc_v_fv, // llvm.riscv.sf.vc.v.fv (IntrinsicsRISCVXsf.td:106) |
| 131 | riscv_sf_vc_v_fv_se, // llvm.riscv.sf.vc.v.fv.se (IntrinsicsRISCVXsf.td:105) |
| 132 | riscv_sf_vc_v_fvv, // llvm.riscv.sf.vc.v.fvv (IntrinsicsRISCVXsf.td:115) |
| 133 | riscv_sf_vc_v_fvv_se, // llvm.riscv.sf.vc.v.fvv.se (IntrinsicsRISCVXsf.td:114) |
| 134 | riscv_sf_vc_v_fvw, // llvm.riscv.sf.vc.v.fvw (IntrinsicsRISCVXsf.td:124) |
| 135 | riscv_sf_vc_v_fvw_se, // llvm.riscv.sf.vc.v.fvw.se (IntrinsicsRISCVXsf.td:123) |
| 136 | riscv_sf_vc_v_i, // llvm.riscv.sf.vc.v.i (IntrinsicsRISCVXsf.td:97) |
| 137 | riscv_sf_vc_v_i_se, // llvm.riscv.sf.vc.v.i.se (IntrinsicsRISCVXsf.td:96) |
| 138 | riscv_sf_vc_v_iv, // llvm.riscv.sf.vc.v.iv (IntrinsicsRISCVXsf.td:106) |
| 139 | riscv_sf_vc_v_iv_se, // llvm.riscv.sf.vc.v.iv.se (IntrinsicsRISCVXsf.td:105) |
| 140 | riscv_sf_vc_v_ivv, // llvm.riscv.sf.vc.v.ivv (IntrinsicsRISCVXsf.td:115) |
| 141 | riscv_sf_vc_v_ivv_se, // llvm.riscv.sf.vc.v.ivv.se (IntrinsicsRISCVXsf.td:114) |
| 142 | riscv_sf_vc_v_ivw, // llvm.riscv.sf.vc.v.ivw (IntrinsicsRISCVXsf.td:124) |
| 143 | riscv_sf_vc_v_ivw_se, // llvm.riscv.sf.vc.v.ivw.se (IntrinsicsRISCVXsf.td:123) |
| 144 | riscv_sf_vc_v_vv, // llvm.riscv.sf.vc.v.vv (IntrinsicsRISCVXsf.td:106) |
| 145 | riscv_sf_vc_v_vv_se, // llvm.riscv.sf.vc.v.vv.se (IntrinsicsRISCVXsf.td:105) |
| 146 | riscv_sf_vc_v_vvv, // llvm.riscv.sf.vc.v.vvv (IntrinsicsRISCVXsf.td:115) |
| 147 | riscv_sf_vc_v_vvv_se, // llvm.riscv.sf.vc.v.vvv.se (IntrinsicsRISCVXsf.td:114) |
| 148 | riscv_sf_vc_v_vvw, // llvm.riscv.sf.vc.v.vvw (IntrinsicsRISCVXsf.td:124) |
| 149 | riscv_sf_vc_v_vvw_se, // llvm.riscv.sf.vc.v.vvw.se (IntrinsicsRISCVXsf.td:123) |
| 150 | riscv_sf_vc_v_x, // llvm.riscv.sf.vc.v.x (IntrinsicsRISCVXsf.td:97) |
| 151 | riscv_sf_vc_v_x_se, // llvm.riscv.sf.vc.v.x.se (IntrinsicsRISCVXsf.td:96) |
| 152 | riscv_sf_vc_v_xv, // llvm.riscv.sf.vc.v.xv (IntrinsicsRISCVXsf.td:106) |
| 153 | riscv_sf_vc_v_xv_se, // llvm.riscv.sf.vc.v.xv.se (IntrinsicsRISCVXsf.td:105) |
| 154 | riscv_sf_vc_v_xvv, // llvm.riscv.sf.vc.v.xvv (IntrinsicsRISCVXsf.td:115) |
| 155 | riscv_sf_vc_v_xvv_se, // llvm.riscv.sf.vc.v.xvv.se (IntrinsicsRISCVXsf.td:114) |
| 156 | riscv_sf_vc_v_xvw, // llvm.riscv.sf.vc.v.xvw (IntrinsicsRISCVXsf.td:124) |
| 157 | riscv_sf_vc_v_xvw_se, // llvm.riscv.sf.vc.v.xvw.se (IntrinsicsRISCVXsf.td:123) |
| 158 | riscv_sf_vc_vv_se, // llvm.riscv.sf.vc.vv.se (IntrinsicsRISCVXsf.td:104) |
| 159 | riscv_sf_vc_vvv_se, // llvm.riscv.sf.vc.vvv.se (IntrinsicsRISCVXsf.td:113) |
| 160 | riscv_sf_vc_vvw_se, // llvm.riscv.sf.vc.vvw.se (IntrinsicsRISCVXsf.td:122) |
| 161 | riscv_sf_vc_x_se, // llvm.riscv.sf.vc.x.se (IntrinsicsRISCVXsf.td:95) |
| 162 | riscv_sf_vc_xv_se, // llvm.riscv.sf.vc.xv.se (IntrinsicsRISCVXsf.td:104) |
| 163 | riscv_sf_vc_xvv_se, // llvm.riscv.sf.vc.xvv.se (IntrinsicsRISCVXsf.td:113) |
| 164 | riscv_sf_vc_xvw_se, // llvm.riscv.sf.vc.xvw.se (IntrinsicsRISCVXsf.td:122) |
| 165 | riscv_sf_vfexp, // llvm.riscv.sf.vfexp (IntrinsicsRISCV.td:1185) |
| 166 | riscv_sf_vfexp_mask, // llvm.riscv.sf.vfexp.mask (IntrinsicsRISCV.td:1186) |
| 167 | riscv_sf_vfexpa, // llvm.riscv.sf.vfexpa (IntrinsicsRISCV.td:1185) |
| 168 | riscv_sf_vfexpa_mask, // llvm.riscv.sf.vfexpa.mask (IntrinsicsRISCV.td:1186) |
| 169 | riscv_sf_vfnrclip_x_f_qf, // llvm.riscv.sf.vfnrclip.x.f.qf (IntrinsicsRISCVXsf.td:156) |
| 170 | riscv_sf_vfnrclip_x_f_qf_mask, // llvm.riscv.sf.vfnrclip.x.f.qf.mask (IntrinsicsRISCVXsf.td:157) |
| 171 | riscv_sf_vfnrclip_xu_f_qf, // llvm.riscv.sf.vfnrclip.xu.f.qf (IntrinsicsRISCVXsf.td:156) |
| 172 | riscv_sf_vfnrclip_xu_f_qf_mask, // llvm.riscv.sf.vfnrclip.xu.f.qf.mask (IntrinsicsRISCVXsf.td:157) |
| 173 | riscv_sf_vfwmacc_4x4x4, // llvm.riscv.sf.vfwmacc.4x4x4 (IntrinsicsRISCVXsf.td:182) |
| 174 | riscv_sf_vlte16, // llvm.riscv.sf.vlte16 (IntrinsicsRISCVXsf.td:228) |
| 175 | riscv_sf_vlte32, // llvm.riscv.sf.vlte32 (IntrinsicsRISCVXsf.td:229) |
| 176 | riscv_sf_vlte64, // llvm.riscv.sf.vlte64 (IntrinsicsRISCVXsf.td:230) |
| 177 | riscv_sf_vlte8, // llvm.riscv.sf.vlte8 (IntrinsicsRISCVXsf.td:227) |
| 178 | riscv_sf_vqmacc_2x8x2, // llvm.riscv.sf.vqmacc.2x8x2 (IntrinsicsRISCVXsf.td:171) |
| 179 | riscv_sf_vqmacc_4x8x4, // llvm.riscv.sf.vqmacc.4x8x4 (IntrinsicsRISCVXsf.td:177) |
| 180 | riscv_sf_vqmaccsu_2x8x2, // llvm.riscv.sf.vqmaccsu.2x8x2 (IntrinsicsRISCVXsf.td:173) |
| 181 | riscv_sf_vqmaccsu_4x8x4, // llvm.riscv.sf.vqmaccsu.4x8x4 (IntrinsicsRISCVXsf.td:179) |
| 182 | riscv_sf_vqmaccu_2x8x2, // llvm.riscv.sf.vqmaccu.2x8x2 (IntrinsicsRISCVXsf.td:170) |
| 183 | riscv_sf_vqmaccu_4x8x4, // llvm.riscv.sf.vqmaccu.4x8x4 (IntrinsicsRISCVXsf.td:176) |
| 184 | riscv_sf_vqmaccus_2x8x2, // llvm.riscv.sf.vqmaccus.2x8x2 (IntrinsicsRISCVXsf.td:172) |
| 185 | riscv_sf_vqmaccus_4x8x4, // llvm.riscv.sf.vqmaccus.4x8x4 (IntrinsicsRISCVXsf.td:178) |
| 186 | riscv_sf_vsettk, // llvm.riscv.sf.vsettk (IntrinsicsRISCVXsf.td:225) |
| 187 | riscv_sf_vsettm, // llvm.riscv.sf.vsettm (IntrinsicsRISCVXsf.td:224) |
| 188 | riscv_sf_vsettnt, // llvm.riscv.sf.vsettnt (IntrinsicsRISCVXsf.td:223) |
| 189 | riscv_sf_vste16, // llvm.riscv.sf.vste16 (IntrinsicsRISCVXsf.td:232) |
| 190 | riscv_sf_vste32, // llvm.riscv.sf.vste32 (IntrinsicsRISCVXsf.td:233) |
| 191 | riscv_sf_vste64, // llvm.riscv.sf.vste64 (IntrinsicsRISCVXsf.td:234) |
| 192 | riscv_sf_vste8, // llvm.riscv.sf.vste8 (IntrinsicsRISCVXsf.td:231) |
| 193 | riscv_sf_vtdiscard, // llvm.riscv.sf.vtdiscard (IntrinsicsRISCVXsf.td:278) |
| 194 | riscv_sf_vtmv_t_v, // llvm.riscv.sf.vtmv.t.v (IntrinsicsRISCVXsf.td:247) |
| 195 | riscv_sf_vtmv_v_t, // llvm.riscv.sf.vtmv.v.t (IntrinsicsRISCVXsf.td:238) |
| 196 | riscv_sf_vtzero_t, // llvm.riscv.sf.vtzero.t (IntrinsicsRISCVXsf.td:268) |
| 197 | riscv_sha256sig0, // llvm.riscv.sha256sig0 (IntrinsicsRISCV.td:1823) |
| 198 | riscv_sha256sig1, // llvm.riscv.sha256sig1 (IntrinsicsRISCV.td:1824) |
| 199 | riscv_sha256sum0, // llvm.riscv.sha256sum0 (IntrinsicsRISCV.td:1825) |
| 200 | riscv_sha256sum1, // llvm.riscv.sha256sum1 (IntrinsicsRISCV.td:1826) |
| 201 | riscv_sha512sig0, // llvm.riscv.sha512sig0 (IntrinsicsRISCV.td:1841) |
| 202 | riscv_sha512sig0h, // llvm.riscv.sha512sig0h (IntrinsicsRISCV.td:1830) |
| 203 | riscv_sha512sig0l, // llvm.riscv.sha512sig0l (IntrinsicsRISCV.td:1828) |
| 204 | riscv_sha512sig1, // llvm.riscv.sha512sig1 (IntrinsicsRISCV.td:1843) |
| 205 | riscv_sha512sig1h, // llvm.riscv.sha512sig1h (IntrinsicsRISCV.td:1834) |
| 206 | riscv_sha512sig1l, // llvm.riscv.sha512sig1l (IntrinsicsRISCV.td:1832) |
| 207 | riscv_sha512sum0, // llvm.riscv.sha512sum0 (IntrinsicsRISCV.td:1845) |
| 208 | riscv_sha512sum0r, // llvm.riscv.sha512sum0r (IntrinsicsRISCV.td:1836) |
| 209 | riscv_sha512sum1, // llvm.riscv.sha512sum1 (IntrinsicsRISCV.td:1847) |
| 210 | riscv_sha512sum1r, // llvm.riscv.sha512sum1r (IntrinsicsRISCV.td:1838) |
| 211 | riscv_sm3p0, // llvm.riscv.sm3p0 (IntrinsicsRISCV.td:1855) |
| 212 | riscv_sm3p1, // llvm.riscv.sm3p1 (IntrinsicsRISCV.td:1856) |
| 213 | riscv_sm4ed, // llvm.riscv.sm4ed (IntrinsicsRISCV.td:1852) |
| 214 | riscv_sm4ks, // llvm.riscv.sm4ks (IntrinsicsRISCV.td:1851) |
| 215 | riscv_sseg2_load_mask, // llvm.riscv.sseg2.load.mask (IntrinsicsRISCV.td:1721) |
| 216 | riscv_sseg2_store_mask, // llvm.riscv.sseg2.store.mask (IntrinsicsRISCV.td:1741) |
| 217 | riscv_sseg3_load_mask, // llvm.riscv.sseg3.load.mask (IntrinsicsRISCV.td:1721) |
| 218 | riscv_sseg3_store_mask, // llvm.riscv.sseg3.store.mask (IntrinsicsRISCV.td:1741) |
| 219 | riscv_sseg4_load_mask, // llvm.riscv.sseg4.load.mask (IntrinsicsRISCV.td:1721) |
| 220 | riscv_sseg4_store_mask, // llvm.riscv.sseg4.store.mask (IntrinsicsRISCV.td:1741) |
| 221 | riscv_sseg5_load_mask, // llvm.riscv.sseg5.load.mask (IntrinsicsRISCV.td:1721) |
| 222 | riscv_sseg5_store_mask, // llvm.riscv.sseg5.store.mask (IntrinsicsRISCV.td:1741) |
| 223 | riscv_sseg6_load_mask, // llvm.riscv.sseg6.load.mask (IntrinsicsRISCV.td:1721) |
| 224 | riscv_sseg6_store_mask, // llvm.riscv.sseg6.store.mask (IntrinsicsRISCV.td:1741) |
| 225 | riscv_sseg7_load_mask, // llvm.riscv.sseg7.load.mask (IntrinsicsRISCV.td:1721) |
| 226 | riscv_sseg7_store_mask, // llvm.riscv.sseg7.store.mask (IntrinsicsRISCV.td:1741) |
| 227 | riscv_sseg8_load_mask, // llvm.riscv.sseg8.load.mask (IntrinsicsRISCV.td:1721) |
| 228 | riscv_sseg8_store_mask, // llvm.riscv.sseg8.store.mask (IntrinsicsRISCV.td:1741) |
| 229 | riscv_th_vmaqa, // llvm.riscv.th.vmaqa (IntrinsicsRISCVXTHead.td:26) |
| 230 | riscv_th_vmaqa_mask, // llvm.riscv.th.vmaqa.mask (IntrinsicsRISCVXTHead.td:27) |
| 231 | riscv_th_vmaqasu, // llvm.riscv.th.vmaqasu (IntrinsicsRISCVXTHead.td:26) |
| 232 | riscv_th_vmaqasu_mask, // llvm.riscv.th.vmaqasu.mask (IntrinsicsRISCVXTHead.td:27) |
| 233 | riscv_th_vmaqau, // llvm.riscv.th.vmaqau (IntrinsicsRISCVXTHead.td:26) |
| 234 | riscv_th_vmaqau_mask, // llvm.riscv.th.vmaqau.mask (IntrinsicsRISCVXTHead.td:27) |
| 235 | riscv_th_vmaqaus, // llvm.riscv.th.vmaqaus (IntrinsicsRISCVXTHead.td:26) |
| 236 | riscv_th_vmaqaus_mask, // llvm.riscv.th.vmaqaus.mask (IntrinsicsRISCVXTHead.td:27) |
| 237 | riscv_tuple_extract, // llvm.riscv.tuple.extract (IntrinsicsRISCV.td:1352) |
| 238 | riscv_tuple_insert, // llvm.riscv.tuple.insert (IntrinsicsRISCV.td:1347) |
| 239 | riscv_unzip, // llvm.riscv.unzip (IntrinsicsRISCV.td:89) |
| 240 | riscv_vaadd, // llvm.riscv.vaadd (IntrinsicsRISCV.td:1254) |
| 241 | riscv_vaadd_mask, // llvm.riscv.vaadd.mask (IntrinsicsRISCV.td:1255) |
| 242 | riscv_vaaddu, // llvm.riscv.vaaddu (IntrinsicsRISCV.td:1254) |
| 243 | riscv_vaaddu_mask, // llvm.riscv.vaaddu.mask (IntrinsicsRISCV.td:1255) |
| 244 | riscv_vadc, // llvm.riscv.vadc (IntrinsicsRISCV.td:1241) |
| 245 | riscv_vadd, // llvm.riscv.vadd (IntrinsicsRISCV.td:1199) |
| 246 | riscv_vadd_mask, // llvm.riscv.vadd.mask (IntrinsicsRISCV.td:1200) |
| 247 | riscv_vaesdf_vs, // llvm.riscv.vaesdf.vs (IntrinsicsRISCV.td:321) |
| 248 | riscv_vaesdf_vv, // llvm.riscv.vaesdf.vv (IntrinsicsRISCV.td:318) |
| 249 | riscv_vaesdm_vs, // llvm.riscv.vaesdm.vs (IntrinsicsRISCV.td:321) |
| 250 | riscv_vaesdm_vv, // llvm.riscv.vaesdm.vv (IntrinsicsRISCV.td:318) |
| 251 | riscv_vaesef_vs, // llvm.riscv.vaesef.vs (IntrinsicsRISCV.td:321) |
| 252 | riscv_vaesef_vv, // llvm.riscv.vaesef.vv (IntrinsicsRISCV.td:318) |
| 253 | riscv_vaesem_vs, // llvm.riscv.vaesem.vs (IntrinsicsRISCV.td:321) |
| 254 | riscv_vaesem_vv, // llvm.riscv.vaesem.vv (IntrinsicsRISCV.td:318) |
| 255 | riscv_vaeskf1, // llvm.riscv.vaeskf1 (IntrinsicsRISCV.td:1892) |
| 256 | riscv_vaeskf2, // llvm.riscv.vaeskf2 (IntrinsicsRISCV.td:1893) |
| 257 | riscv_vaesz_vs, // llvm.riscv.vaesz.vs (IntrinsicsRISCV.td:321) |
| 258 | riscv_vand, // llvm.riscv.vand (IntrinsicsRISCV.td:1199) |
| 259 | riscv_vand_mask, // llvm.riscv.vand.mask (IntrinsicsRISCV.td:1200) |
| 260 | riscv_vandn, // llvm.riscv.vandn (IntrinsicsRISCV.td:1199) |
| 261 | riscv_vandn_mask, // llvm.riscv.vandn.mask (IntrinsicsRISCV.td:1200) |
| 262 | riscv_vasub, // llvm.riscv.vasub (IntrinsicsRISCV.td:1254) |
| 263 | riscv_vasub_mask, // llvm.riscv.vasub.mask (IntrinsicsRISCV.td:1255) |
| 264 | riscv_vasubu, // llvm.riscv.vasubu (IntrinsicsRISCV.td:1254) |
| 265 | riscv_vasubu_mask, // llvm.riscv.vasubu.mask (IntrinsicsRISCV.td:1255) |
| 266 | riscv_vbrev, // llvm.riscv.vbrev (IntrinsicsRISCV.td:1185) |
| 267 | riscv_vbrev_mask, // llvm.riscv.vbrev.mask (IntrinsicsRISCV.td:1186) |
| 268 | riscv_vbrev8, // llvm.riscv.vbrev8 (IntrinsicsRISCV.td:1185) |
| 269 | riscv_vbrev8_mask, // llvm.riscv.vbrev8.mask (IntrinsicsRISCV.td:1186) |
| 270 | riscv_vclmul, // llvm.riscv.vclmul (IntrinsicsRISCV.td:1199) |
| 271 | riscv_vclmul_mask, // llvm.riscv.vclmul.mask (IntrinsicsRISCV.td:1200) |
| 272 | riscv_vclmulh, // llvm.riscv.vclmulh (IntrinsicsRISCV.td:1199) |
| 273 | riscv_vclmulh_mask, // llvm.riscv.vclmulh.mask (IntrinsicsRISCV.td:1200) |
| 274 | riscv_vclz, // llvm.riscv.vclz (IntrinsicsRISCV.td:1185) |
| 275 | riscv_vclz_mask, // llvm.riscv.vclz.mask (IntrinsicsRISCV.td:1186) |
| 276 | riscv_vcompress, // llvm.riscv.vcompress (IntrinsicsRISCV.td:1567) |
| 277 | riscv_vcpop, // llvm.riscv.vcpop (IntrinsicsRISCV.td:1302) |
| 278 | riscv_vcpop_mask, // llvm.riscv.vcpop.mask (IntrinsicsRISCV.td:1303) |
| 279 | riscv_vcpopv, // llvm.riscv.vcpopv (IntrinsicsRISCV.td:1185) |
| 280 | riscv_vcpopv_mask, // llvm.riscv.vcpopv.mask (IntrinsicsRISCV.td:1186) |
| 281 | riscv_vctz, // llvm.riscv.vctz (IntrinsicsRISCV.td:1185) |
| 282 | riscv_vctz_mask, // llvm.riscv.vctz.mask (IntrinsicsRISCV.td:1186) |
| 283 | riscv_vdiv, // llvm.riscv.vdiv (IntrinsicsRISCV.td:1199) |
| 284 | riscv_vdiv_mask, // llvm.riscv.vdiv.mask (IntrinsicsRISCV.td:1200) |
| 285 | riscv_vdivu, // llvm.riscv.vdivu (IntrinsicsRISCV.td:1199) |
| 286 | riscv_vdivu_mask, // llvm.riscv.vdivu.mask (IntrinsicsRISCV.td:1200) |
| 287 | riscv_vfadd, // llvm.riscv.vfadd (IntrinsicsRISCV.td:1203) |
| 288 | riscv_vfadd_mask, // llvm.riscv.vfadd.mask (IntrinsicsRISCV.td:1204) |
| 289 | riscv_vfclass, // llvm.riscv.vfclass (IntrinsicsRISCV.td:1282) |
| 290 | riscv_vfclass_mask, // llvm.riscv.vfclass.mask (IntrinsicsRISCV.td:1283) |
| 291 | riscv_vfcvt_f_x_v, // llvm.riscv.vfcvt.f.x.v (IntrinsicsRISCV.td:1314) |
| 292 | riscv_vfcvt_f_x_v_mask, // llvm.riscv.vfcvt.f.x.v.mask (IntrinsicsRISCV.td:1315) |
| 293 | riscv_vfcvt_f_xu_v, // llvm.riscv.vfcvt.f.xu.v (IntrinsicsRISCV.td:1314) |
| 294 | riscv_vfcvt_f_xu_v_mask, // llvm.riscv.vfcvt.f.xu.v.mask (IntrinsicsRISCV.td:1315) |
| 295 | riscv_vfcvt_rtz_x_f_v, // llvm.riscv.vfcvt.rtz.x.f.v (IntrinsicsRISCV.td:1310) |
| 296 | riscv_vfcvt_rtz_x_f_v_mask, // llvm.riscv.vfcvt.rtz.x.f.v.mask (IntrinsicsRISCV.td:1311) |
| 297 | riscv_vfcvt_rtz_xu_f_v, // llvm.riscv.vfcvt.rtz.xu.f.v (IntrinsicsRISCV.td:1310) |
| 298 | riscv_vfcvt_rtz_xu_f_v_mask, // llvm.riscv.vfcvt.rtz.xu.f.v.mask (IntrinsicsRISCV.td:1311) |
| 299 | riscv_vfcvt_x_f_v, // llvm.riscv.vfcvt.x.f.v (IntrinsicsRISCV.td:1314) |
| 300 | riscv_vfcvt_x_f_v_mask, // llvm.riscv.vfcvt.x.f.v.mask (IntrinsicsRISCV.td:1315) |
| 301 | riscv_vfcvt_xu_f_v, // llvm.riscv.vfcvt.xu.f.v (IntrinsicsRISCV.td:1314) |
| 302 | riscv_vfcvt_xu_f_v_mask, // llvm.riscv.vfcvt.xu.f.v.mask (IntrinsicsRISCV.td:1315) |
| 303 | riscv_vfdiv, // llvm.riscv.vfdiv (IntrinsicsRISCV.td:1203) |
| 304 | riscv_vfdiv_mask, // llvm.riscv.vfdiv.mask (IntrinsicsRISCV.td:1204) |
| 305 | riscv_vfirst, // llvm.riscv.vfirst (IntrinsicsRISCV.td:1302) |
| 306 | riscv_vfirst_mask, // llvm.riscv.vfirst.mask (IntrinsicsRISCV.td:1303) |
| 307 | riscv_vfmacc, // llvm.riscv.vfmacc (IntrinsicsRISCV.td:1274) |
| 308 | riscv_vfmacc_mask, // llvm.riscv.vfmacc.mask (IntrinsicsRISCV.td:1275) |
| 309 | riscv_vfmadd, // llvm.riscv.vfmadd (IntrinsicsRISCV.td:1274) |
| 310 | riscv_vfmadd_mask, // llvm.riscv.vfmadd.mask (IntrinsicsRISCV.td:1275) |
| 311 | riscv_vfmax, // llvm.riscv.vfmax (IntrinsicsRISCV.td:1199) |
| 312 | riscv_vfmax_mask, // llvm.riscv.vfmax.mask (IntrinsicsRISCV.td:1200) |
| 313 | riscv_vfmerge, // llvm.riscv.vfmerge (IntrinsicsRISCV.td:1241) |
| 314 | riscv_vfmin, // llvm.riscv.vfmin (IntrinsicsRISCV.td:1199) |
| 315 | riscv_vfmin_mask, // llvm.riscv.vfmin.mask (IntrinsicsRISCV.td:1200) |
| 316 | riscv_vfmsac, // llvm.riscv.vfmsac (IntrinsicsRISCV.td:1274) |
| 317 | riscv_vfmsac_mask, // llvm.riscv.vfmsac.mask (IntrinsicsRISCV.td:1275) |
| 318 | riscv_vfmsub, // llvm.riscv.vfmsub (IntrinsicsRISCV.td:1274) |
| 319 | riscv_vfmsub_mask, // llvm.riscv.vfmsub.mask (IntrinsicsRISCV.td:1275) |
| 320 | riscv_vfmul, // llvm.riscv.vfmul (IntrinsicsRISCV.td:1203) |
| 321 | riscv_vfmul_mask, // llvm.riscv.vfmul.mask (IntrinsicsRISCV.td:1204) |
| 322 | riscv_vfmv_f_s, // llvm.riscv.vfmv.f.s (IntrinsicsRISCV.td:1502) |
| 323 | riscv_vfmv_s_f, // llvm.riscv.vfmv.s.f (IntrinsicsRISCV.td:1505) |
| 324 | riscv_vfmv_v_f, // llvm.riscv.vfmv.v.f (IntrinsicsRISCV.td:1482) |
| 325 | riscv_vfncvt_f_f_q, // llvm.riscv.vfncvt.f.f.q (IntrinsicsRISCV.td:1314) |
| 326 | riscv_vfncvt_f_f_q_alt, // llvm.riscv.vfncvt.f.f.q.alt (IntrinsicsRISCV.td:1314) |
| 327 | riscv_vfncvt_f_f_q_alt_mask, // llvm.riscv.vfncvt.f.f.q.alt.mask (IntrinsicsRISCV.td:1315) |
| 328 | riscv_vfncvt_f_f_q_mask, // llvm.riscv.vfncvt.f.f.q.mask (IntrinsicsRISCV.td:1315) |
| 329 | riscv_vfncvt_f_f_w, // llvm.riscv.vfncvt.f.f.w (IntrinsicsRISCV.td:1314) |
| 330 | riscv_vfncvt_f_f_w_alt, // llvm.riscv.vfncvt.f.f.w.alt (IntrinsicsRISCV.td:1314) |
| 331 | riscv_vfncvt_f_f_w_alt_mask, // llvm.riscv.vfncvt.f.f.w.alt.mask (IntrinsicsRISCV.td:1315) |
| 332 | riscv_vfncvt_f_f_w_mask, // llvm.riscv.vfncvt.f.f.w.mask (IntrinsicsRISCV.td:1315) |
| 333 | riscv_vfncvt_f_x_w, // llvm.riscv.vfncvt.f.x.w (IntrinsicsRISCV.td:1314) |
| 334 | riscv_vfncvt_f_x_w_mask, // llvm.riscv.vfncvt.f.x.w.mask (IntrinsicsRISCV.td:1315) |
| 335 | riscv_vfncvt_f_xu_w, // llvm.riscv.vfncvt.f.xu.w (IntrinsicsRISCV.td:1314) |
| 336 | riscv_vfncvt_f_xu_w_mask, // llvm.riscv.vfncvt.f.xu.w.mask (IntrinsicsRISCV.td:1315) |
| 337 | riscv_vfncvt_rod_f_f_w, // llvm.riscv.vfncvt.rod.f.f.w (IntrinsicsRISCV.td:1310) |
| 338 | riscv_vfncvt_rod_f_f_w_mask, // llvm.riscv.vfncvt.rod.f.f.w.mask (IntrinsicsRISCV.td:1311) |
| 339 | riscv_vfncvt_rtz_x_f_w, // llvm.riscv.vfncvt.rtz.x.f.w (IntrinsicsRISCV.td:1310) |
| 340 | riscv_vfncvt_rtz_x_f_w_mask, // llvm.riscv.vfncvt.rtz.x.f.w.mask (IntrinsicsRISCV.td:1311) |
| 341 | riscv_vfncvt_rtz_xu_f_w, // llvm.riscv.vfncvt.rtz.xu.f.w (IntrinsicsRISCV.td:1310) |
| 342 | riscv_vfncvt_rtz_xu_f_w_mask, // llvm.riscv.vfncvt.rtz.xu.f.w.mask (IntrinsicsRISCV.td:1311) |
| 343 | riscv_vfncvt_sat_f_f_q, // llvm.riscv.vfncvt.sat.f.f.q (IntrinsicsRISCV.td:1314) |
| 344 | riscv_vfncvt_sat_f_f_q_alt, // llvm.riscv.vfncvt.sat.f.f.q.alt (IntrinsicsRISCV.td:1314) |
| 345 | riscv_vfncvt_sat_f_f_q_alt_mask, // llvm.riscv.vfncvt.sat.f.f.q.alt.mask (IntrinsicsRISCV.td:1315) |
| 346 | riscv_vfncvt_sat_f_f_q_mask, // llvm.riscv.vfncvt.sat.f.f.q.mask (IntrinsicsRISCV.td:1315) |
| 347 | riscv_vfncvt_sat_f_f_w, // llvm.riscv.vfncvt.sat.f.f.w (IntrinsicsRISCV.td:1314) |
| 348 | riscv_vfncvt_sat_f_f_w_alt, // llvm.riscv.vfncvt.sat.f.f.w.alt (IntrinsicsRISCV.td:1314) |
| 349 | riscv_vfncvt_sat_f_f_w_alt_mask, // llvm.riscv.vfncvt.sat.f.f.w.alt.mask (IntrinsicsRISCV.td:1315) |
| 350 | riscv_vfncvt_sat_f_f_w_mask, // llvm.riscv.vfncvt.sat.f.f.w.mask (IntrinsicsRISCV.td:1315) |
| 351 | riscv_vfncvt_x_f_w, // llvm.riscv.vfncvt.x.f.w (IntrinsicsRISCV.td:1314) |
| 352 | riscv_vfncvt_x_f_w_mask, // llvm.riscv.vfncvt.x.f.w.mask (IntrinsicsRISCV.td:1315) |
| 353 | riscv_vfncvt_xu_f_w, // llvm.riscv.vfncvt.xu.f.w (IntrinsicsRISCV.td:1314) |
| 354 | riscv_vfncvt_xu_f_w_mask, // llvm.riscv.vfncvt.xu.f.w.mask (IntrinsicsRISCV.td:1315) |
| 355 | riscv_vfncvtbf16_f_f_w, // llvm.riscv.vfncvtbf16.f.f.w (IntrinsicsRISCV.td:1314) |
| 356 | riscv_vfncvtbf16_f_f_w_mask, // llvm.riscv.vfncvtbf16.f.f.w.mask (IntrinsicsRISCV.td:1315) |
| 357 | riscv_vfnmacc, // llvm.riscv.vfnmacc (IntrinsicsRISCV.td:1274) |
| 358 | riscv_vfnmacc_mask, // llvm.riscv.vfnmacc.mask (IntrinsicsRISCV.td:1275) |
| 359 | riscv_vfnmadd, // llvm.riscv.vfnmadd (IntrinsicsRISCV.td:1274) |
| 360 | riscv_vfnmadd_mask, // llvm.riscv.vfnmadd.mask (IntrinsicsRISCV.td:1275) |
| 361 | riscv_vfnmsac, // llvm.riscv.vfnmsac (IntrinsicsRISCV.td:1274) |
| 362 | riscv_vfnmsac_mask, // llvm.riscv.vfnmsac.mask (IntrinsicsRISCV.td:1275) |
| 363 | riscv_vfnmsub, // llvm.riscv.vfnmsub (IntrinsicsRISCV.td:1274) |
| 364 | riscv_vfnmsub_mask, // llvm.riscv.vfnmsub.mask (IntrinsicsRISCV.td:1275) |
| 365 | riscv_vfrdiv, // llvm.riscv.vfrdiv (IntrinsicsRISCV.td:1203) |
| 366 | riscv_vfrdiv_mask, // llvm.riscv.vfrdiv.mask (IntrinsicsRISCV.td:1204) |
| 367 | riscv_vfrec7, // llvm.riscv.vfrec7 (IntrinsicsRISCV.td:1189) |
| 368 | riscv_vfrec7_mask, // llvm.riscv.vfrec7.mask (IntrinsicsRISCV.td:1190) |
| 369 | riscv_vfredmax, // llvm.riscv.vfredmax (IntrinsicsRISCV.td:1294) |
| 370 | riscv_vfredmax_mask, // llvm.riscv.vfredmax.mask (IntrinsicsRISCV.td:1295) |
| 371 | riscv_vfredmin, // llvm.riscv.vfredmin (IntrinsicsRISCV.td:1294) |
| 372 | riscv_vfredmin_mask, // llvm.riscv.vfredmin.mask (IntrinsicsRISCV.td:1295) |
| 373 | riscv_vfredosum, // llvm.riscv.vfredosum (IntrinsicsRISCV.td:1298) |
| 374 | riscv_vfredosum_mask, // llvm.riscv.vfredosum.mask (IntrinsicsRISCV.td:1299) |
| 375 | riscv_vfredusum, // llvm.riscv.vfredusum (IntrinsicsRISCV.td:1298) |
| 376 | riscv_vfredusum_mask, // llvm.riscv.vfredusum.mask (IntrinsicsRISCV.td:1299) |
| 377 | riscv_vfrsqrt7, // llvm.riscv.vfrsqrt7 (IntrinsicsRISCV.td:1185) |
| 378 | riscv_vfrsqrt7_mask, // llvm.riscv.vfrsqrt7.mask (IntrinsicsRISCV.td:1186) |
| 379 | riscv_vfrsub, // llvm.riscv.vfrsub (IntrinsicsRISCV.td:1203) |
| 380 | riscv_vfrsub_mask, // llvm.riscv.vfrsub.mask (IntrinsicsRISCV.td:1204) |
| 381 | riscv_vfsgnj, // llvm.riscv.vfsgnj (IntrinsicsRISCV.td:1199) |
| 382 | riscv_vfsgnj_mask, // llvm.riscv.vfsgnj.mask (IntrinsicsRISCV.td:1200) |
| 383 | riscv_vfsgnjn, // llvm.riscv.vfsgnjn (IntrinsicsRISCV.td:1199) |
| 384 | riscv_vfsgnjn_mask, // llvm.riscv.vfsgnjn.mask (IntrinsicsRISCV.td:1200) |
| 385 | riscv_vfsgnjx, // llvm.riscv.vfsgnjx (IntrinsicsRISCV.td:1199) |
| 386 | riscv_vfsgnjx_mask, // llvm.riscv.vfsgnjx.mask (IntrinsicsRISCV.td:1200) |
| 387 | riscv_vfslide1down, // llvm.riscv.vfslide1down (IntrinsicsRISCV.td:1199) |
| 388 | riscv_vfslide1down_mask, // llvm.riscv.vfslide1down.mask (IntrinsicsRISCV.td:1200) |
| 389 | riscv_vfslide1up, // llvm.riscv.vfslide1up (IntrinsicsRISCV.td:1199) |
| 390 | riscv_vfslide1up_mask, // llvm.riscv.vfslide1up.mask (IntrinsicsRISCV.td:1200) |
| 391 | riscv_vfsqrt, // llvm.riscv.vfsqrt (IntrinsicsRISCV.td:1189) |
| 392 | riscv_vfsqrt_mask, // llvm.riscv.vfsqrt.mask (IntrinsicsRISCV.td:1190) |
| 393 | riscv_vfsub, // llvm.riscv.vfsub (IntrinsicsRISCV.td:1203) |
| 394 | riscv_vfsub_mask, // llvm.riscv.vfsub.mask (IntrinsicsRISCV.td:1204) |
| 395 | riscv_vfwadd, // llvm.riscv.vfwadd (IntrinsicsRISCV.td:1231) |
| 396 | riscv_vfwadd_mask, // llvm.riscv.vfwadd.mask (IntrinsicsRISCV.td:1232) |
| 397 | riscv_vfwadd_w, // llvm.riscv.vfwadd.w (IntrinsicsRISCV.td:1203) |
| 398 | riscv_vfwadd_w_mask, // llvm.riscv.vfwadd.w.mask (IntrinsicsRISCV.td:1204) |
| 399 | riscv_vfwcvt_f_f_v, // llvm.riscv.vfwcvt.f.f.v (IntrinsicsRISCV.td:1310) |
| 400 | riscv_vfwcvt_f_f_v_alt, // llvm.riscv.vfwcvt.f.f.v.alt (IntrinsicsRISCV.td:1310) |
| 401 | riscv_vfwcvt_f_f_v_alt_mask, // llvm.riscv.vfwcvt.f.f.v.alt.mask (IntrinsicsRISCV.td:1311) |
| 402 | riscv_vfwcvt_f_f_v_mask, // llvm.riscv.vfwcvt.f.f.v.mask (IntrinsicsRISCV.td:1311) |
| 403 | riscv_vfwcvt_f_x_v, // llvm.riscv.vfwcvt.f.x.v (IntrinsicsRISCV.td:1310) |
| 404 | riscv_vfwcvt_f_x_v_mask, // llvm.riscv.vfwcvt.f.x.v.mask (IntrinsicsRISCV.td:1311) |
| 405 | riscv_vfwcvt_f_xu_v, // llvm.riscv.vfwcvt.f.xu.v (IntrinsicsRISCV.td:1310) |
| 406 | riscv_vfwcvt_f_xu_v_mask, // llvm.riscv.vfwcvt.f.xu.v.mask (IntrinsicsRISCV.td:1311) |
| 407 | riscv_vfwcvt_rtz_x_f_v, // llvm.riscv.vfwcvt.rtz.x.f.v (IntrinsicsRISCV.td:1310) |
| 408 | riscv_vfwcvt_rtz_x_f_v_mask, // llvm.riscv.vfwcvt.rtz.x.f.v.mask (IntrinsicsRISCV.td:1311) |
| 409 | riscv_vfwcvt_rtz_xu_f_v, // llvm.riscv.vfwcvt.rtz.xu.f.v (IntrinsicsRISCV.td:1310) |
| 410 | riscv_vfwcvt_rtz_xu_f_v_mask, // llvm.riscv.vfwcvt.rtz.xu.f.v.mask (IntrinsicsRISCV.td:1311) |
| 411 | riscv_vfwcvt_x_f_v, // llvm.riscv.vfwcvt.x.f.v (IntrinsicsRISCV.td:1314) |
| 412 | riscv_vfwcvt_x_f_v_mask, // llvm.riscv.vfwcvt.x.f.v.mask (IntrinsicsRISCV.td:1315) |
| 413 | riscv_vfwcvt_xu_f_v, // llvm.riscv.vfwcvt.xu.f.v (IntrinsicsRISCV.td:1314) |
| 414 | riscv_vfwcvt_xu_f_v_mask, // llvm.riscv.vfwcvt.xu.f.v.mask (IntrinsicsRISCV.td:1315) |
| 415 | riscv_vfwcvtbf16_f_f_v, // llvm.riscv.vfwcvtbf16.f.f.v (IntrinsicsRISCV.td:1310) |
| 416 | riscv_vfwcvtbf16_f_f_v_mask, // llvm.riscv.vfwcvtbf16.f.f.v.mask (IntrinsicsRISCV.td:1311) |
| 417 | riscv_vfwmacc, // llvm.riscv.vfwmacc (IntrinsicsRISCV.td:1290) |
| 418 | riscv_vfwmacc_mask, // llvm.riscv.vfwmacc.mask (IntrinsicsRISCV.td:1291) |
| 419 | riscv_vfwmaccbf16, // llvm.riscv.vfwmaccbf16 (IntrinsicsRISCV.td:1290) |
| 420 | riscv_vfwmaccbf16_mask, // llvm.riscv.vfwmaccbf16.mask (IntrinsicsRISCV.td:1291) |
| 421 | riscv_vfwmsac, // llvm.riscv.vfwmsac (IntrinsicsRISCV.td:1290) |
| 422 | riscv_vfwmsac_mask, // llvm.riscv.vfwmsac.mask (IntrinsicsRISCV.td:1291) |
| 423 | riscv_vfwmul, // llvm.riscv.vfwmul (IntrinsicsRISCV.td:1231) |
| 424 | riscv_vfwmul_mask, // llvm.riscv.vfwmul.mask (IntrinsicsRISCV.td:1232) |
| 425 | riscv_vfwnmacc, // llvm.riscv.vfwnmacc (IntrinsicsRISCV.td:1290) |
| 426 | riscv_vfwnmacc_mask, // llvm.riscv.vfwnmacc.mask (IntrinsicsRISCV.td:1291) |
| 427 | riscv_vfwnmsac, // llvm.riscv.vfwnmsac (IntrinsicsRISCV.td:1290) |
| 428 | riscv_vfwnmsac_mask, // llvm.riscv.vfwnmsac.mask (IntrinsicsRISCV.td:1291) |
| 429 | riscv_vfwredosum, // llvm.riscv.vfwredosum (IntrinsicsRISCV.td:1298) |
| 430 | riscv_vfwredosum_mask, // llvm.riscv.vfwredosum.mask (IntrinsicsRISCV.td:1299) |
| 431 | riscv_vfwredusum, // llvm.riscv.vfwredusum (IntrinsicsRISCV.td:1298) |
| 432 | riscv_vfwredusum_mask, // llvm.riscv.vfwredusum.mask (IntrinsicsRISCV.td:1299) |
| 433 | riscv_vfwsub, // llvm.riscv.vfwsub (IntrinsicsRISCV.td:1231) |
| 434 | riscv_vfwsub_mask, // llvm.riscv.vfwsub.mask (IntrinsicsRISCV.td:1232) |
| 435 | riscv_vfwsub_w, // llvm.riscv.vfwsub.w (IntrinsicsRISCV.td:1203) |
| 436 | riscv_vfwsub_w_mask, // llvm.riscv.vfwsub.w.mask (IntrinsicsRISCV.td:1204) |
| 437 | riscv_vghsh, // llvm.riscv.vghsh (IntrinsicsRISCV.td:1884) |
| 438 | riscv_vgmul_vv, // llvm.riscv.vgmul.vv (IntrinsicsRISCV.td:1885) |
| 439 | riscv_vid, // llvm.riscv.vid (IntrinsicsRISCV.td:1681) |
| 440 | riscv_vid_mask, // llvm.riscv.vid.mask (IntrinsicsRISCV.td:1685) |
| 441 | riscv_viota, // llvm.riscv.viota (IntrinsicsRISCV.td:1660) |
| 442 | riscv_viota_mask, // llvm.riscv.viota.mask (IntrinsicsRISCV.td:1670) |
| 443 | riscv_vle, // llvm.riscv.vle (IntrinsicsRISCV.td:1156) |
| 444 | riscv_vle_mask, // llvm.riscv.vle.mask (IntrinsicsRISCV.td:1157) |
| 445 | riscv_vleff, // llvm.riscv.vleff (IntrinsicsRISCV.td:1160) |
| 446 | riscv_vleff_mask, // llvm.riscv.vleff.mask (IntrinsicsRISCV.td:1161) |
| 447 | riscv_vlm, // llvm.riscv.vlm (IntrinsicsRISCV.td:1367) |
| 448 | riscv_vloxei, // llvm.riscv.vloxei (IntrinsicsRISCV.td:1168) |
| 449 | riscv_vloxei_mask, // llvm.riscv.vloxei.mask (IntrinsicsRISCV.td:1169) |
| 450 | riscv_vloxseg2, // llvm.riscv.vloxseg2 (IntrinsicsRISCV.td:1330) |
| 451 | riscv_vloxseg2_mask, // llvm.riscv.vloxseg2.mask (IntrinsicsRISCV.td:1331) |
| 452 | riscv_vloxseg3, // llvm.riscv.vloxseg3 (IntrinsicsRISCV.td:1330) |
| 453 | riscv_vloxseg3_mask, // llvm.riscv.vloxseg3.mask (IntrinsicsRISCV.td:1331) |
| 454 | riscv_vloxseg4, // llvm.riscv.vloxseg4 (IntrinsicsRISCV.td:1330) |
| 455 | riscv_vloxseg4_mask, // llvm.riscv.vloxseg4.mask (IntrinsicsRISCV.td:1331) |
| 456 | riscv_vloxseg5, // llvm.riscv.vloxseg5 (IntrinsicsRISCV.td:1330) |
| 457 | riscv_vloxseg5_mask, // llvm.riscv.vloxseg5.mask (IntrinsicsRISCV.td:1331) |
| 458 | riscv_vloxseg6, // llvm.riscv.vloxseg6 (IntrinsicsRISCV.td:1330) |
| 459 | riscv_vloxseg6_mask, // llvm.riscv.vloxseg6.mask (IntrinsicsRISCV.td:1331) |
| 460 | riscv_vloxseg7, // llvm.riscv.vloxseg7 (IntrinsicsRISCV.td:1330) |
| 461 | riscv_vloxseg7_mask, // llvm.riscv.vloxseg7.mask (IntrinsicsRISCV.td:1331) |
| 462 | riscv_vloxseg8, // llvm.riscv.vloxseg8 (IntrinsicsRISCV.td:1330) |
| 463 | riscv_vloxseg8_mask, // llvm.riscv.vloxseg8.mask (IntrinsicsRISCV.td:1331) |
| 464 | riscv_vlse, // llvm.riscv.vlse (IntrinsicsRISCV.td:1164) |
| 465 | riscv_vlse_mask, // llvm.riscv.vlse.mask (IntrinsicsRISCV.td:1165) |
| 466 | riscv_vlseg2, // llvm.riscv.vlseg2 (IntrinsicsRISCV.td:1318) |
| 467 | riscv_vlseg2_mask, // llvm.riscv.vlseg2.mask (IntrinsicsRISCV.td:1319) |
| 468 | riscv_vlseg2ff, // llvm.riscv.vlseg2ff (IntrinsicsRISCV.td:1322) |
| 469 | riscv_vlseg2ff_mask, // llvm.riscv.vlseg2ff.mask (IntrinsicsRISCV.td:1323) |
| 470 | riscv_vlseg3, // llvm.riscv.vlseg3 (IntrinsicsRISCV.td:1318) |
| 471 | riscv_vlseg3_mask, // llvm.riscv.vlseg3.mask (IntrinsicsRISCV.td:1319) |
| 472 | riscv_vlseg3ff, // llvm.riscv.vlseg3ff (IntrinsicsRISCV.td:1322) |
| 473 | riscv_vlseg3ff_mask, // llvm.riscv.vlseg3ff.mask (IntrinsicsRISCV.td:1323) |
| 474 | riscv_vlseg4, // llvm.riscv.vlseg4 (IntrinsicsRISCV.td:1318) |
| 475 | riscv_vlseg4_mask, // llvm.riscv.vlseg4.mask (IntrinsicsRISCV.td:1319) |
| 476 | riscv_vlseg4ff, // llvm.riscv.vlseg4ff (IntrinsicsRISCV.td:1322) |
| 477 | riscv_vlseg4ff_mask, // llvm.riscv.vlseg4ff.mask (IntrinsicsRISCV.td:1323) |
| 478 | riscv_vlseg5, // llvm.riscv.vlseg5 (IntrinsicsRISCV.td:1318) |
| 479 | riscv_vlseg5_mask, // llvm.riscv.vlseg5.mask (IntrinsicsRISCV.td:1319) |
| 480 | riscv_vlseg5ff, // llvm.riscv.vlseg5ff (IntrinsicsRISCV.td:1322) |
| 481 | riscv_vlseg5ff_mask, // llvm.riscv.vlseg5ff.mask (IntrinsicsRISCV.td:1323) |
| 482 | riscv_vlseg6, // llvm.riscv.vlseg6 (IntrinsicsRISCV.td:1318) |
| 483 | riscv_vlseg6_mask, // llvm.riscv.vlseg6.mask (IntrinsicsRISCV.td:1319) |
| 484 | riscv_vlseg6ff, // llvm.riscv.vlseg6ff (IntrinsicsRISCV.td:1322) |
| 485 | riscv_vlseg6ff_mask, // llvm.riscv.vlseg6ff.mask (IntrinsicsRISCV.td:1323) |
| 486 | riscv_vlseg7, // llvm.riscv.vlseg7 (IntrinsicsRISCV.td:1318) |
| 487 | riscv_vlseg7_mask, // llvm.riscv.vlseg7.mask (IntrinsicsRISCV.td:1319) |
| 488 | riscv_vlseg7ff, // llvm.riscv.vlseg7ff (IntrinsicsRISCV.td:1322) |
| 489 | riscv_vlseg7ff_mask, // llvm.riscv.vlseg7ff.mask (IntrinsicsRISCV.td:1323) |
| 490 | riscv_vlseg8, // llvm.riscv.vlseg8 (IntrinsicsRISCV.td:1318) |
| 491 | riscv_vlseg8_mask, // llvm.riscv.vlseg8.mask (IntrinsicsRISCV.td:1319) |
| 492 | riscv_vlseg8ff, // llvm.riscv.vlseg8ff (IntrinsicsRISCV.td:1322) |
| 493 | riscv_vlseg8ff_mask, // llvm.riscv.vlseg8ff.mask (IntrinsicsRISCV.td:1323) |
| 494 | riscv_vlsseg2, // llvm.riscv.vlsseg2 (IntrinsicsRISCV.td:1326) |
| 495 | riscv_vlsseg2_mask, // llvm.riscv.vlsseg2.mask (IntrinsicsRISCV.td:1327) |
| 496 | riscv_vlsseg3, // llvm.riscv.vlsseg3 (IntrinsicsRISCV.td:1326) |
| 497 | riscv_vlsseg3_mask, // llvm.riscv.vlsseg3.mask (IntrinsicsRISCV.td:1327) |
| 498 | riscv_vlsseg4, // llvm.riscv.vlsseg4 (IntrinsicsRISCV.td:1326) |
| 499 | riscv_vlsseg4_mask, // llvm.riscv.vlsseg4.mask (IntrinsicsRISCV.td:1327) |
| 500 | riscv_vlsseg5, // llvm.riscv.vlsseg5 (IntrinsicsRISCV.td:1326) |
| 501 | riscv_vlsseg5_mask, // llvm.riscv.vlsseg5.mask (IntrinsicsRISCV.td:1327) |
| 502 | riscv_vlsseg6, // llvm.riscv.vlsseg6 (IntrinsicsRISCV.td:1326) |
| 503 | riscv_vlsseg6_mask, // llvm.riscv.vlsseg6.mask (IntrinsicsRISCV.td:1327) |
| 504 | riscv_vlsseg7, // llvm.riscv.vlsseg7 (IntrinsicsRISCV.td:1326) |
| 505 | riscv_vlsseg7_mask, // llvm.riscv.vlsseg7.mask (IntrinsicsRISCV.td:1327) |
| 506 | riscv_vlsseg8, // llvm.riscv.vlsseg8 (IntrinsicsRISCV.td:1326) |
| 507 | riscv_vlsseg8_mask, // llvm.riscv.vlsseg8.mask (IntrinsicsRISCV.td:1327) |
| 508 | riscv_vluxei, // llvm.riscv.vluxei (IntrinsicsRISCV.td:1168) |
| 509 | riscv_vluxei_mask, // llvm.riscv.vluxei.mask (IntrinsicsRISCV.td:1169) |
| 510 | riscv_vluxseg2, // llvm.riscv.vluxseg2 (IntrinsicsRISCV.td:1330) |
| 511 | riscv_vluxseg2_mask, // llvm.riscv.vluxseg2.mask (IntrinsicsRISCV.td:1331) |
| 512 | riscv_vluxseg3, // llvm.riscv.vluxseg3 (IntrinsicsRISCV.td:1330) |
| 513 | riscv_vluxseg3_mask, // llvm.riscv.vluxseg3.mask (IntrinsicsRISCV.td:1331) |
| 514 | riscv_vluxseg4, // llvm.riscv.vluxseg4 (IntrinsicsRISCV.td:1330) |
| 515 | riscv_vluxseg4_mask, // llvm.riscv.vluxseg4.mask (IntrinsicsRISCV.td:1331) |
| 516 | riscv_vluxseg5, // llvm.riscv.vluxseg5 (IntrinsicsRISCV.td:1330) |
| 517 | riscv_vluxseg5_mask, // llvm.riscv.vluxseg5.mask (IntrinsicsRISCV.td:1331) |
| 518 | riscv_vluxseg6, // llvm.riscv.vluxseg6 (IntrinsicsRISCV.td:1330) |
| 519 | riscv_vluxseg6_mask, // llvm.riscv.vluxseg6.mask (IntrinsicsRISCV.td:1331) |
| 520 | riscv_vluxseg7, // llvm.riscv.vluxseg7 (IntrinsicsRISCV.td:1330) |
| 521 | riscv_vluxseg7_mask, // llvm.riscv.vluxseg7.mask (IntrinsicsRISCV.td:1331) |
| 522 | riscv_vluxseg8, // llvm.riscv.vluxseg8 (IntrinsicsRISCV.td:1330) |
| 523 | riscv_vluxseg8_mask, // llvm.riscv.vluxseg8.mask (IntrinsicsRISCV.td:1331) |
| 524 | riscv_vmacc, // llvm.riscv.vmacc (IntrinsicsRISCV.td:1270) |
| 525 | riscv_vmacc_mask, // llvm.riscv.vmacc.mask (IntrinsicsRISCV.td:1271) |
| 526 | riscv_vmadc, // llvm.riscv.vmadc (IntrinsicsRISCV.td:1247) |
| 527 | riscv_vmadc_carry_in, // llvm.riscv.vmadc.carry.in (IntrinsicsRISCV.td:1244) |
| 528 | riscv_vmadd, // llvm.riscv.vmadd (IntrinsicsRISCV.td:1270) |
| 529 | riscv_vmadd_mask, // llvm.riscv.vmadd.mask (IntrinsicsRISCV.td:1271) |
| 530 | riscv_vmand, // llvm.riscv.vmand (IntrinsicsRISCV.td:1613) |
| 531 | riscv_vmandn, // llvm.riscv.vmandn (IntrinsicsRISCV.td:1615) |
| 532 | riscv_vmax, // llvm.riscv.vmax (IntrinsicsRISCV.td:1199) |
| 533 | riscv_vmax_mask, // llvm.riscv.vmax.mask (IntrinsicsRISCV.td:1200) |
| 534 | riscv_vmaxu, // llvm.riscv.vmaxu (IntrinsicsRISCV.td:1199) |
| 535 | riscv_vmaxu_mask, // llvm.riscv.vmaxu.mask (IntrinsicsRISCV.td:1200) |
| 536 | riscv_vmclr, // llvm.riscv.vmclr (IntrinsicsRISCV.td:1621) |
| 537 | riscv_vmerge, // llvm.riscv.vmerge (IntrinsicsRISCV.td:1241) |
| 538 | riscv_vmfeq, // llvm.riscv.vmfeq (IntrinsicsRISCV.td:1278) |
| 539 | riscv_vmfeq_mask, // llvm.riscv.vmfeq.mask (IntrinsicsRISCV.td:1279) |
| 540 | riscv_vmfge, // llvm.riscv.vmfge (IntrinsicsRISCV.td:1278) |
| 541 | riscv_vmfge_mask, // llvm.riscv.vmfge.mask (IntrinsicsRISCV.td:1279) |
| 542 | riscv_vmfgt, // llvm.riscv.vmfgt (IntrinsicsRISCV.td:1278) |
| 543 | riscv_vmfgt_mask, // llvm.riscv.vmfgt.mask (IntrinsicsRISCV.td:1279) |
| 544 | riscv_vmfle, // llvm.riscv.vmfle (IntrinsicsRISCV.td:1278) |
| 545 | riscv_vmfle_mask, // llvm.riscv.vmfle.mask (IntrinsicsRISCV.td:1279) |
| 546 | riscv_vmflt, // llvm.riscv.vmflt (IntrinsicsRISCV.td:1278) |
| 547 | riscv_vmflt_mask, // llvm.riscv.vmflt.mask (IntrinsicsRISCV.td:1279) |
| 548 | riscv_vmfne, // llvm.riscv.vmfne (IntrinsicsRISCV.td:1278) |
| 549 | riscv_vmfne_mask, // llvm.riscv.vmfne.mask (IntrinsicsRISCV.td:1279) |
| 550 | riscv_vmin, // llvm.riscv.vmin (IntrinsicsRISCV.td:1199) |
| 551 | riscv_vmin_mask, // llvm.riscv.vmin.mask (IntrinsicsRISCV.td:1200) |
| 552 | riscv_vminu, // llvm.riscv.vminu (IntrinsicsRISCV.td:1199) |
| 553 | riscv_vminu_mask, // llvm.riscv.vminu.mask (IntrinsicsRISCV.td:1200) |
| 554 | riscv_vmnand, // llvm.riscv.vmnand (IntrinsicsRISCV.td:1614) |
| 555 | riscv_vmnor, // llvm.riscv.vmnor (IntrinsicsRISCV.td:1618) |
| 556 | riscv_vmor, // llvm.riscv.vmor (IntrinsicsRISCV.td:1617) |
| 557 | riscv_vmorn, // llvm.riscv.vmorn (IntrinsicsRISCV.td:1619) |
| 558 | riscv_vmsbc, // llvm.riscv.vmsbc (IntrinsicsRISCV.td:1247) |
| 559 | riscv_vmsbc_borrow_in, // llvm.riscv.vmsbc.borrow.in (IntrinsicsRISCV.td:1244) |
| 560 | riscv_vmsbf, // llvm.riscv.vmsbf (IntrinsicsRISCV.td:1306) |
| 561 | riscv_vmsbf_mask, // llvm.riscv.vmsbf.mask (IntrinsicsRISCV.td:1307) |
| 562 | riscv_vmseq, // llvm.riscv.vmseq (IntrinsicsRISCV.td:1278) |
| 563 | riscv_vmseq_mask, // llvm.riscv.vmseq.mask (IntrinsicsRISCV.td:1279) |
| 564 | riscv_vmset, // llvm.riscv.vmset (IntrinsicsRISCV.td:1622) |
| 565 | riscv_vmsge, // llvm.riscv.vmsge (IntrinsicsRISCV.td:1278) |
| 566 | riscv_vmsge_mask, // llvm.riscv.vmsge.mask (IntrinsicsRISCV.td:1279) |
| 567 | riscv_vmsgeu, // llvm.riscv.vmsgeu (IntrinsicsRISCV.td:1278) |
| 568 | riscv_vmsgeu_mask, // llvm.riscv.vmsgeu.mask (IntrinsicsRISCV.td:1279) |
| 569 | riscv_vmsgt, // llvm.riscv.vmsgt (IntrinsicsRISCV.td:1278) |
| 570 | riscv_vmsgt_mask, // llvm.riscv.vmsgt.mask (IntrinsicsRISCV.td:1279) |
| 571 | riscv_vmsgtu, // llvm.riscv.vmsgtu (IntrinsicsRISCV.td:1278) |
| 572 | riscv_vmsgtu_mask, // llvm.riscv.vmsgtu.mask (IntrinsicsRISCV.td:1279) |
| 573 | riscv_vmsif, // llvm.riscv.vmsif (IntrinsicsRISCV.td:1306) |
| 574 | riscv_vmsif_mask, // llvm.riscv.vmsif.mask (IntrinsicsRISCV.td:1307) |
| 575 | riscv_vmsle, // llvm.riscv.vmsle (IntrinsicsRISCV.td:1278) |
| 576 | riscv_vmsle_mask, // llvm.riscv.vmsle.mask (IntrinsicsRISCV.td:1279) |
| 577 | riscv_vmsleu, // llvm.riscv.vmsleu (IntrinsicsRISCV.td:1278) |
| 578 | riscv_vmsleu_mask, // llvm.riscv.vmsleu.mask (IntrinsicsRISCV.td:1279) |
| 579 | riscv_vmslt, // llvm.riscv.vmslt (IntrinsicsRISCV.td:1278) |
| 580 | riscv_vmslt_mask, // llvm.riscv.vmslt.mask (IntrinsicsRISCV.td:1279) |
| 581 | riscv_vmsltu, // llvm.riscv.vmsltu (IntrinsicsRISCV.td:1278) |
| 582 | riscv_vmsltu_mask, // llvm.riscv.vmsltu.mask (IntrinsicsRISCV.td:1279) |
| 583 | riscv_vmsne, // llvm.riscv.vmsne (IntrinsicsRISCV.td:1278) |
| 584 | riscv_vmsne_mask, // llvm.riscv.vmsne.mask (IntrinsicsRISCV.td:1279) |
| 585 | riscv_vmsof, // llvm.riscv.vmsof (IntrinsicsRISCV.td:1306) |
| 586 | riscv_vmsof_mask, // llvm.riscv.vmsof.mask (IntrinsicsRISCV.td:1307) |
| 587 | riscv_vmul, // llvm.riscv.vmul (IntrinsicsRISCV.td:1199) |
| 588 | riscv_vmul_mask, // llvm.riscv.vmul.mask (IntrinsicsRISCV.td:1200) |
| 589 | riscv_vmulh, // llvm.riscv.vmulh (IntrinsicsRISCV.td:1199) |
| 590 | riscv_vmulh_mask, // llvm.riscv.vmulh.mask (IntrinsicsRISCV.td:1200) |
| 591 | riscv_vmulhsu, // llvm.riscv.vmulhsu (IntrinsicsRISCV.td:1199) |
| 592 | riscv_vmulhsu_mask, // llvm.riscv.vmulhsu.mask (IntrinsicsRISCV.td:1200) |
| 593 | riscv_vmulhu, // llvm.riscv.vmulhu (IntrinsicsRISCV.td:1199) |
| 594 | riscv_vmulhu_mask, // llvm.riscv.vmulhu.mask (IntrinsicsRISCV.td:1200) |
| 595 | riscv_vmv_s_x, // llvm.riscv.vmv.s.x (IntrinsicsRISCV.td:1494) |
| 596 | riscv_vmv_v_v, // llvm.riscv.vmv.v.v (IntrinsicsRISCV.td:1464) |
| 597 | riscv_vmv_v_x, // llvm.riscv.vmv.v.x (IntrinsicsRISCV.td:1473) |
| 598 | riscv_vmv_x_s, // llvm.riscv.vmv.x.s (IntrinsicsRISCV.td:1491) |
| 599 | riscv_vmxnor, // llvm.riscv.vmxnor (IntrinsicsRISCV.td:1620) |
| 600 | riscv_vmxor, // llvm.riscv.vmxor (IntrinsicsRISCV.td:1616) |
| 601 | riscv_vnclip, // llvm.riscv.vnclip (IntrinsicsRISCV.td:1262) |
| 602 | riscv_vnclip_mask, // llvm.riscv.vnclip.mask (IntrinsicsRISCV.td:1263) |
| 603 | riscv_vnclipu, // llvm.riscv.vnclipu (IntrinsicsRISCV.td:1262) |
| 604 | riscv_vnclipu_mask, // llvm.riscv.vnclipu.mask (IntrinsicsRISCV.td:1263) |
| 605 | riscv_vnmsac, // llvm.riscv.vnmsac (IntrinsicsRISCV.td:1270) |
| 606 | riscv_vnmsac_mask, // llvm.riscv.vnmsac.mask (IntrinsicsRISCV.td:1271) |
| 607 | riscv_vnmsub, // llvm.riscv.vnmsub (IntrinsicsRISCV.td:1270) |
| 608 | riscv_vnmsub_mask, // llvm.riscv.vnmsub.mask (IntrinsicsRISCV.td:1271) |
| 609 | riscv_vnsra, // llvm.riscv.vnsra (IntrinsicsRISCV.td:1237) |
| 610 | riscv_vnsra_mask, // llvm.riscv.vnsra.mask (IntrinsicsRISCV.td:1238) |
| 611 | riscv_vnsrl, // llvm.riscv.vnsrl (IntrinsicsRISCV.td:1237) |
| 612 | riscv_vnsrl_mask, // llvm.riscv.vnsrl.mask (IntrinsicsRISCV.td:1238) |
| 613 | riscv_vor, // llvm.riscv.vor (IntrinsicsRISCV.td:1199) |
| 614 | riscv_vor_mask, // llvm.riscv.vor.mask (IntrinsicsRISCV.td:1200) |
| 615 | riscv_vqdot, // llvm.riscv.vqdot (IntrinsicsRISCV.td:1944) |
| 616 | riscv_vqdot_mask, // llvm.riscv.vqdot.mask (IntrinsicsRISCV.td:1945) |
| 617 | riscv_vqdotsu, // llvm.riscv.vqdotsu (IntrinsicsRISCV.td:1944) |
| 618 | riscv_vqdotsu_mask, // llvm.riscv.vqdotsu.mask (IntrinsicsRISCV.td:1945) |
| 619 | riscv_vqdotu, // llvm.riscv.vqdotu (IntrinsicsRISCV.td:1944) |
| 620 | riscv_vqdotu_mask, // llvm.riscv.vqdotu.mask (IntrinsicsRISCV.td:1945) |
| 621 | riscv_vqdotus, // llvm.riscv.vqdotus (IntrinsicsRISCV.td:1944) |
| 622 | riscv_vqdotus_mask, // llvm.riscv.vqdotus.mask (IntrinsicsRISCV.td:1945) |
| 623 | riscv_vredand, // llvm.riscv.vredand (IntrinsicsRISCV.td:1294) |
| 624 | riscv_vredand_mask, // llvm.riscv.vredand.mask (IntrinsicsRISCV.td:1295) |
| 625 | riscv_vredmax, // llvm.riscv.vredmax (IntrinsicsRISCV.td:1294) |
| 626 | riscv_vredmax_mask, // llvm.riscv.vredmax.mask (IntrinsicsRISCV.td:1295) |
| 627 | riscv_vredmaxu, // llvm.riscv.vredmaxu (IntrinsicsRISCV.td:1294) |
| 628 | riscv_vredmaxu_mask, // llvm.riscv.vredmaxu.mask (IntrinsicsRISCV.td:1295) |
| 629 | riscv_vredmin, // llvm.riscv.vredmin (IntrinsicsRISCV.td:1294) |
| 630 | riscv_vredmin_mask, // llvm.riscv.vredmin.mask (IntrinsicsRISCV.td:1295) |
| 631 | riscv_vredminu, // llvm.riscv.vredminu (IntrinsicsRISCV.td:1294) |
| 632 | riscv_vredminu_mask, // llvm.riscv.vredminu.mask (IntrinsicsRISCV.td:1295) |
| 633 | riscv_vredor, // llvm.riscv.vredor (IntrinsicsRISCV.td:1294) |
| 634 | riscv_vredor_mask, // llvm.riscv.vredor.mask (IntrinsicsRISCV.td:1295) |
| 635 | riscv_vredsum, // llvm.riscv.vredsum (IntrinsicsRISCV.td:1294) |
| 636 | riscv_vredsum_mask, // llvm.riscv.vredsum.mask (IntrinsicsRISCV.td:1295) |
| 637 | riscv_vredxor, // llvm.riscv.vredxor (IntrinsicsRISCV.td:1294) |
| 638 | riscv_vredxor_mask, // llvm.riscv.vredxor.mask (IntrinsicsRISCV.td:1295) |
| 639 | riscv_vrem, // llvm.riscv.vrem (IntrinsicsRISCV.td:1199) |
| 640 | riscv_vrem_mask, // llvm.riscv.vrem.mask (IntrinsicsRISCV.td:1200) |
| 641 | riscv_vremu, // llvm.riscv.vremu (IntrinsicsRISCV.td:1199) |
| 642 | riscv_vremu_mask, // llvm.riscv.vremu.mask (IntrinsicsRISCV.td:1200) |
| 643 | riscv_vrev8, // llvm.riscv.vrev8 (IntrinsicsRISCV.td:1185) |
| 644 | riscv_vrev8_mask, // llvm.riscv.vrev8.mask (IntrinsicsRISCV.td:1186) |
| 645 | riscv_vrgather_vv, // llvm.riscv.vrgather.vv (IntrinsicsRISCV.td:1213) |
| 646 | riscv_vrgather_vv_mask, // llvm.riscv.vrgather.vv.mask (IntrinsicsRISCV.td:1214) |
| 647 | riscv_vrgather_vx, // llvm.riscv.vrgather.vx (IntrinsicsRISCV.td:1217) |
| 648 | riscv_vrgather_vx_mask, // llvm.riscv.vrgather.vx.mask (IntrinsicsRISCV.td:1218) |
| 649 | riscv_vrgatherei16_vv, // llvm.riscv.vrgatherei16.vv (IntrinsicsRISCV.td:1221) |
| 650 | riscv_vrgatherei16_vv_mask, // llvm.riscv.vrgatherei16.vv.mask (IntrinsicsRISCV.td:1222) |
| 651 | riscv_vrol, // llvm.riscv.vrol (IntrinsicsRISCV.td:1199) |
| 652 | riscv_vrol_mask, // llvm.riscv.vrol.mask (IntrinsicsRISCV.td:1200) |
| 653 | riscv_vror, // llvm.riscv.vror (IntrinsicsRISCV.td:1199) |
| 654 | riscv_vror_mask, // llvm.riscv.vror.mask (IntrinsicsRISCV.td:1200) |
| 655 | riscv_vrsub, // llvm.riscv.vrsub (IntrinsicsRISCV.td:1199) |
| 656 | riscv_vrsub_mask, // llvm.riscv.vrsub.mask (IntrinsicsRISCV.td:1200) |
| 657 | riscv_vsadd, // llvm.riscv.vsadd (IntrinsicsRISCV.td:1250) |
| 658 | riscv_vsadd_mask, // llvm.riscv.vsadd.mask (IntrinsicsRISCV.td:1251) |
| 659 | riscv_vsaddu, // llvm.riscv.vsaddu (IntrinsicsRISCV.td:1250) |
| 660 | riscv_vsaddu_mask, // llvm.riscv.vsaddu.mask (IntrinsicsRISCV.td:1251) |
| 661 | riscv_vsbc, // llvm.riscv.vsbc (IntrinsicsRISCV.td:1241) |
| 662 | riscv_vse, // llvm.riscv.vse (IntrinsicsRISCV.td:1172) |
| 663 | riscv_vse_mask, // llvm.riscv.vse.mask (IntrinsicsRISCV.td:1173) |
| 664 | riscv_vsetvli, // llvm.riscv.vsetvli (IntrinsicsRISCV.td:133) |
| 665 | riscv_vsetvlimax, // llvm.riscv.vsetvlimax (IntrinsicsRISCV.td:140) |
| 666 | riscv_vsext, // llvm.riscv.vsext (IntrinsicsRISCV.td:1193) |
| 667 | riscv_vsext_mask, // llvm.riscv.vsext.mask (IntrinsicsRISCV.td:1194) |
| 668 | riscv_vsha2ch, // llvm.riscv.vsha2ch (IntrinsicsRISCV.td:1897) |
| 669 | riscv_vsha2cl, // llvm.riscv.vsha2cl (IntrinsicsRISCV.td:1898) |
| 670 | riscv_vsha2ms, // llvm.riscv.vsha2ms (IntrinsicsRISCV.td:1899) |
| 671 | riscv_vslide1down, // llvm.riscv.vslide1down (IntrinsicsRISCV.td:1199) |
| 672 | riscv_vslide1down_mask, // llvm.riscv.vslide1down.mask (IntrinsicsRISCV.td:1200) |
| 673 | riscv_vslide1up, // llvm.riscv.vslide1up (IntrinsicsRISCV.td:1199) |
| 674 | riscv_vslide1up_mask, // llvm.riscv.vslide1up.mask (IntrinsicsRISCV.td:1200) |
| 675 | riscv_vslidedown, // llvm.riscv.vslidedown (IntrinsicsRISCV.td:1266) |
| 676 | riscv_vslidedown_mask, // llvm.riscv.vslidedown.mask (IntrinsicsRISCV.td:1267) |
| 677 | riscv_vslideup, // llvm.riscv.vslideup (IntrinsicsRISCV.td:1266) |
| 678 | riscv_vslideup_mask, // llvm.riscv.vslideup.mask (IntrinsicsRISCV.td:1267) |
| 679 | riscv_vsll, // llvm.riscv.vsll (IntrinsicsRISCV.td:1209) |
| 680 | riscv_vsll_mask, // llvm.riscv.vsll.mask (IntrinsicsRISCV.td:1210) |
| 681 | riscv_vsm, // llvm.riscv.vsm (IntrinsicsRISCV.td:1368) |
| 682 | riscv_vsm3c, // llvm.riscv.vsm3c (IntrinsicsRISCV.td:1906) |
| 683 | riscv_vsm3me, // llvm.riscv.vsm3me (IntrinsicsRISCV.td:1907) |
| 684 | riscv_vsm4k, // llvm.riscv.vsm4k (IntrinsicsRISCV.td:1902) |
| 685 | riscv_vsm4r_vs, // llvm.riscv.vsm4r.vs (IntrinsicsRISCV.td:321) |
| 686 | riscv_vsm4r_vv, // llvm.riscv.vsm4r.vv (IntrinsicsRISCV.td:318) |
| 687 | riscv_vsmul, // llvm.riscv.vsmul (IntrinsicsRISCV.td:1254) |
| 688 | riscv_vsmul_mask, // llvm.riscv.vsmul.mask (IntrinsicsRISCV.td:1255) |
| 689 | riscv_vsoxei, // llvm.riscv.vsoxei (IntrinsicsRISCV.td:1181) |
| 690 | riscv_vsoxei_mask, // llvm.riscv.vsoxei.mask (IntrinsicsRISCV.td:1182) |
| 691 | riscv_vsoxseg2, // llvm.riscv.vsoxseg2 (IntrinsicsRISCV.td:1342) |
| 692 | riscv_vsoxseg2_mask, // llvm.riscv.vsoxseg2.mask (IntrinsicsRISCV.td:1343) |
| 693 | riscv_vsoxseg3, // llvm.riscv.vsoxseg3 (IntrinsicsRISCV.td:1342) |
| 694 | riscv_vsoxseg3_mask, // llvm.riscv.vsoxseg3.mask (IntrinsicsRISCV.td:1343) |
| 695 | riscv_vsoxseg4, // llvm.riscv.vsoxseg4 (IntrinsicsRISCV.td:1342) |
| 696 | riscv_vsoxseg4_mask, // llvm.riscv.vsoxseg4.mask (IntrinsicsRISCV.td:1343) |
| 697 | riscv_vsoxseg5, // llvm.riscv.vsoxseg5 (IntrinsicsRISCV.td:1342) |
| 698 | riscv_vsoxseg5_mask, // llvm.riscv.vsoxseg5.mask (IntrinsicsRISCV.td:1343) |
| 699 | riscv_vsoxseg6, // llvm.riscv.vsoxseg6 (IntrinsicsRISCV.td:1342) |
| 700 | riscv_vsoxseg6_mask, // llvm.riscv.vsoxseg6.mask (IntrinsicsRISCV.td:1343) |
| 701 | riscv_vsoxseg7, // llvm.riscv.vsoxseg7 (IntrinsicsRISCV.td:1342) |
| 702 | riscv_vsoxseg7_mask, // llvm.riscv.vsoxseg7.mask (IntrinsicsRISCV.td:1343) |
| 703 | riscv_vsoxseg8, // llvm.riscv.vsoxseg8 (IntrinsicsRISCV.td:1342) |
| 704 | riscv_vsoxseg8_mask, // llvm.riscv.vsoxseg8.mask (IntrinsicsRISCV.td:1343) |
| 705 | riscv_vsra, // llvm.riscv.vsra (IntrinsicsRISCV.td:1209) |
| 706 | riscv_vsra_mask, // llvm.riscv.vsra.mask (IntrinsicsRISCV.td:1210) |
| 707 | riscv_vsrl, // llvm.riscv.vsrl (IntrinsicsRISCV.td:1209) |
| 708 | riscv_vsrl_mask, // llvm.riscv.vsrl.mask (IntrinsicsRISCV.td:1210) |
| 709 | riscv_vsse, // llvm.riscv.vsse (IntrinsicsRISCV.td:1176) |
| 710 | riscv_vsse_mask, // llvm.riscv.vsse.mask (IntrinsicsRISCV.td:1177) |
| 711 | riscv_vsseg2, // llvm.riscv.vsseg2 (IntrinsicsRISCV.td:1334) |
| 712 | riscv_vsseg2_mask, // llvm.riscv.vsseg2.mask (IntrinsicsRISCV.td:1335) |
| 713 | riscv_vsseg3, // llvm.riscv.vsseg3 (IntrinsicsRISCV.td:1334) |
| 714 | riscv_vsseg3_mask, // llvm.riscv.vsseg3.mask (IntrinsicsRISCV.td:1335) |
| 715 | riscv_vsseg4, // llvm.riscv.vsseg4 (IntrinsicsRISCV.td:1334) |
| 716 | riscv_vsseg4_mask, // llvm.riscv.vsseg4.mask (IntrinsicsRISCV.td:1335) |
| 717 | riscv_vsseg5, // llvm.riscv.vsseg5 (IntrinsicsRISCV.td:1334) |
| 718 | riscv_vsseg5_mask, // llvm.riscv.vsseg5.mask (IntrinsicsRISCV.td:1335) |
| 719 | riscv_vsseg6, // llvm.riscv.vsseg6 (IntrinsicsRISCV.td:1334) |
| 720 | riscv_vsseg6_mask, // llvm.riscv.vsseg6.mask (IntrinsicsRISCV.td:1335) |
| 721 | riscv_vsseg7, // llvm.riscv.vsseg7 (IntrinsicsRISCV.td:1334) |
| 722 | riscv_vsseg7_mask, // llvm.riscv.vsseg7.mask (IntrinsicsRISCV.td:1335) |
| 723 | riscv_vsseg8, // llvm.riscv.vsseg8 (IntrinsicsRISCV.td:1334) |
| 724 | riscv_vsseg8_mask, // llvm.riscv.vsseg8.mask (IntrinsicsRISCV.td:1335) |
| 725 | riscv_vssra, // llvm.riscv.vssra (IntrinsicsRISCV.td:1258) |
| 726 | riscv_vssra_mask, // llvm.riscv.vssra.mask (IntrinsicsRISCV.td:1259) |
| 727 | riscv_vssrl, // llvm.riscv.vssrl (IntrinsicsRISCV.td:1258) |
| 728 | riscv_vssrl_mask, // llvm.riscv.vssrl.mask (IntrinsicsRISCV.td:1259) |
| 729 | riscv_vssseg2, // llvm.riscv.vssseg2 (IntrinsicsRISCV.td:1338) |
| 730 | riscv_vssseg2_mask, // llvm.riscv.vssseg2.mask (IntrinsicsRISCV.td:1339) |
| 731 | riscv_vssseg3, // llvm.riscv.vssseg3 (IntrinsicsRISCV.td:1338) |
| 732 | riscv_vssseg3_mask, // llvm.riscv.vssseg3.mask (IntrinsicsRISCV.td:1339) |
| 733 | riscv_vssseg4, // llvm.riscv.vssseg4 (IntrinsicsRISCV.td:1338) |
| 734 | riscv_vssseg4_mask, // llvm.riscv.vssseg4.mask (IntrinsicsRISCV.td:1339) |
| 735 | riscv_vssseg5, // llvm.riscv.vssseg5 (IntrinsicsRISCV.td:1338) |
| 736 | riscv_vssseg5_mask, // llvm.riscv.vssseg5.mask (IntrinsicsRISCV.td:1339) |
| 737 | riscv_vssseg6, // llvm.riscv.vssseg6 (IntrinsicsRISCV.td:1338) |
| 738 | riscv_vssseg6_mask, // llvm.riscv.vssseg6.mask (IntrinsicsRISCV.td:1339) |
| 739 | riscv_vssseg7, // llvm.riscv.vssseg7 (IntrinsicsRISCV.td:1338) |
| 740 | riscv_vssseg7_mask, // llvm.riscv.vssseg7.mask (IntrinsicsRISCV.td:1339) |
| 741 | riscv_vssseg8, // llvm.riscv.vssseg8 (IntrinsicsRISCV.td:1338) |
| 742 | riscv_vssseg8_mask, // llvm.riscv.vssseg8.mask (IntrinsicsRISCV.td:1339) |
| 743 | riscv_vssub, // llvm.riscv.vssub (IntrinsicsRISCV.td:1250) |
| 744 | riscv_vssub_mask, // llvm.riscv.vssub.mask (IntrinsicsRISCV.td:1251) |
| 745 | riscv_vssubu, // llvm.riscv.vssubu (IntrinsicsRISCV.td:1250) |
| 746 | riscv_vssubu_mask, // llvm.riscv.vssubu.mask (IntrinsicsRISCV.td:1251) |
| 747 | riscv_vsub, // llvm.riscv.vsub (IntrinsicsRISCV.td:1199) |
| 748 | riscv_vsub_mask, // llvm.riscv.vsub.mask (IntrinsicsRISCV.td:1200) |
| 749 | riscv_vsuxei, // llvm.riscv.vsuxei (IntrinsicsRISCV.td:1181) |
| 750 | riscv_vsuxei_mask, // llvm.riscv.vsuxei.mask (IntrinsicsRISCV.td:1182) |
| 751 | riscv_vsuxseg2, // llvm.riscv.vsuxseg2 (IntrinsicsRISCV.td:1342) |
| 752 | riscv_vsuxseg2_mask, // llvm.riscv.vsuxseg2.mask (IntrinsicsRISCV.td:1343) |
| 753 | riscv_vsuxseg3, // llvm.riscv.vsuxseg3 (IntrinsicsRISCV.td:1342) |
| 754 | riscv_vsuxseg3_mask, // llvm.riscv.vsuxseg3.mask (IntrinsicsRISCV.td:1343) |
| 755 | riscv_vsuxseg4, // llvm.riscv.vsuxseg4 (IntrinsicsRISCV.td:1342) |
| 756 | riscv_vsuxseg4_mask, // llvm.riscv.vsuxseg4.mask (IntrinsicsRISCV.td:1343) |
| 757 | riscv_vsuxseg5, // llvm.riscv.vsuxseg5 (IntrinsicsRISCV.td:1342) |
| 758 | riscv_vsuxseg5_mask, // llvm.riscv.vsuxseg5.mask (IntrinsicsRISCV.td:1343) |
| 759 | riscv_vsuxseg6, // llvm.riscv.vsuxseg6 (IntrinsicsRISCV.td:1342) |
| 760 | riscv_vsuxseg6_mask, // llvm.riscv.vsuxseg6.mask (IntrinsicsRISCV.td:1343) |
| 761 | riscv_vsuxseg7, // llvm.riscv.vsuxseg7 (IntrinsicsRISCV.td:1342) |
| 762 | riscv_vsuxseg7_mask, // llvm.riscv.vsuxseg7.mask (IntrinsicsRISCV.td:1343) |
| 763 | riscv_vsuxseg8, // llvm.riscv.vsuxseg8 (IntrinsicsRISCV.td:1342) |
| 764 | riscv_vsuxseg8_mask, // llvm.riscv.vsuxseg8.mask (IntrinsicsRISCV.td:1343) |
| 765 | riscv_vwadd, // llvm.riscv.vwadd (IntrinsicsRISCV.td:1227) |
| 766 | riscv_vwadd_mask, // llvm.riscv.vwadd.mask (IntrinsicsRISCV.td:1228) |
| 767 | riscv_vwadd_w, // llvm.riscv.vwadd.w (IntrinsicsRISCV.td:1199) |
| 768 | riscv_vwadd_w_mask, // llvm.riscv.vwadd.w.mask (IntrinsicsRISCV.td:1200) |
| 769 | riscv_vwaddu, // llvm.riscv.vwaddu (IntrinsicsRISCV.td:1227) |
| 770 | riscv_vwaddu_mask, // llvm.riscv.vwaddu.mask (IntrinsicsRISCV.td:1228) |
| 771 | riscv_vwaddu_w, // llvm.riscv.vwaddu.w (IntrinsicsRISCV.td:1199) |
| 772 | riscv_vwaddu_w_mask, // llvm.riscv.vwaddu.w.mask (IntrinsicsRISCV.td:1200) |
| 773 | riscv_vwmacc, // llvm.riscv.vwmacc (IntrinsicsRISCV.td:1286) |
| 774 | riscv_vwmacc_mask, // llvm.riscv.vwmacc.mask (IntrinsicsRISCV.td:1287) |
| 775 | riscv_vwmaccsu, // llvm.riscv.vwmaccsu (IntrinsicsRISCV.td:1286) |
| 776 | riscv_vwmaccsu_mask, // llvm.riscv.vwmaccsu.mask (IntrinsicsRISCV.td:1287) |
| 777 | riscv_vwmaccu, // llvm.riscv.vwmaccu (IntrinsicsRISCV.td:1286) |
| 778 | riscv_vwmaccu_mask, // llvm.riscv.vwmaccu.mask (IntrinsicsRISCV.td:1287) |
| 779 | riscv_vwmaccus, // llvm.riscv.vwmaccus (IntrinsicsRISCV.td:1286) |
| 780 | riscv_vwmaccus_mask, // llvm.riscv.vwmaccus.mask (IntrinsicsRISCV.td:1287) |
| 781 | riscv_vwmul, // llvm.riscv.vwmul (IntrinsicsRISCV.td:1227) |
| 782 | riscv_vwmul_mask, // llvm.riscv.vwmul.mask (IntrinsicsRISCV.td:1228) |
| 783 | riscv_vwmulsu, // llvm.riscv.vwmulsu (IntrinsicsRISCV.td:1227) |
| 784 | riscv_vwmulsu_mask, // llvm.riscv.vwmulsu.mask (IntrinsicsRISCV.td:1228) |
| 785 | riscv_vwmulu, // llvm.riscv.vwmulu (IntrinsicsRISCV.td:1227) |
| 786 | riscv_vwmulu_mask, // llvm.riscv.vwmulu.mask (IntrinsicsRISCV.td:1228) |
| 787 | riscv_vwredsum, // llvm.riscv.vwredsum (IntrinsicsRISCV.td:1294) |
| 788 | riscv_vwredsum_mask, // llvm.riscv.vwredsum.mask (IntrinsicsRISCV.td:1295) |
| 789 | riscv_vwredsumu, // llvm.riscv.vwredsumu (IntrinsicsRISCV.td:1294) |
| 790 | riscv_vwredsumu_mask, // llvm.riscv.vwredsumu.mask (IntrinsicsRISCV.td:1295) |
| 791 | riscv_vwsll, // llvm.riscv.vwsll (IntrinsicsRISCV.td:1227) |
| 792 | riscv_vwsll_mask, // llvm.riscv.vwsll.mask (IntrinsicsRISCV.td:1228) |
| 793 | riscv_vwsub, // llvm.riscv.vwsub (IntrinsicsRISCV.td:1227) |
| 794 | riscv_vwsub_mask, // llvm.riscv.vwsub.mask (IntrinsicsRISCV.td:1228) |
| 795 | riscv_vwsub_w, // llvm.riscv.vwsub.w (IntrinsicsRISCV.td:1199) |
| 796 | riscv_vwsub_w_mask, // llvm.riscv.vwsub.w.mask (IntrinsicsRISCV.td:1200) |
| 797 | riscv_vwsubu, // llvm.riscv.vwsubu (IntrinsicsRISCV.td:1227) |
| 798 | riscv_vwsubu_mask, // llvm.riscv.vwsubu.mask (IntrinsicsRISCV.td:1228) |
| 799 | riscv_vwsubu_w, // llvm.riscv.vwsubu.w (IntrinsicsRISCV.td:1199) |
| 800 | riscv_vwsubu_w_mask, // llvm.riscv.vwsubu.w.mask (IntrinsicsRISCV.td:1200) |
| 801 | riscv_vxor, // llvm.riscv.vxor (IntrinsicsRISCV.td:1199) |
| 802 | riscv_vxor_mask, // llvm.riscv.vxor.mask (IntrinsicsRISCV.td:1200) |
| 803 | riscv_vzext, // llvm.riscv.vzext (IntrinsicsRISCV.td:1193) |
| 804 | riscv_vzext_mask, // llvm.riscv.vzext.mask (IntrinsicsRISCV.td:1194) |
| 805 | riscv_xperm4, // llvm.riscv.xperm4 (IntrinsicsRISCV.td:92) |
| 806 | riscv_xperm8, // llvm.riscv.xperm8 (IntrinsicsRISCV.td:93) |
| 807 | riscv_zip, // llvm.riscv.zip (IntrinsicsRISCV.td:88) |
| 808 | }; // enum |
| 809 | } // namespace llvm::Intrinsic |
| 810 | #endif |
| 811 | |
| 812 |
Generated while processing llvm_projects/clang/lib/CodeGen/TargetBuiltins/RISCV.cpp
Generated on 2026-Feb-03 from project llvm_projects revision abdf66d60
Powered by 
Code Browser 2.1
Generator usage only permitted with license.