1/*===- TableGen'erated file -------------------------------------*- C++ -*-===*\
2|* *|
3|* MC Register Information *|
4|* *|
5|* Automatically generated file, do not edit! *|
6|* *|
7\*===----------------------------------------------------------------------===*/
8
9namespace llvm {
10
11extern const int16_t MSP430RegDiffLists[] = {
12 /* 0 */ -12, 0,
13 /* 2 */ -1, 0,
14 /* 4 */ 1, 0,
15 /* 6 */ 12, 0,
16};
17
18extern const LaneBitmask MSP430LaneMaskLists[] = {
19 /* 0 */ LaneBitmask(0x0000000000000001),
20 /* 1 */ LaneBitmask(0xFFFFFFFFFFFFFFFF),
21};
22
23extern const uint16_t MSP430SubRegIdxLists[] = {
24 /* 0 */ 1,
25};
26
27
28#ifdef __GNUC__
29#pragma GCC diagnostic push
30#pragma GCC diagnostic ignored "-Woverlength-strings"
31#endif
32extern const char MSP430RegStrings[] = {
33 /* 0 */ "R10\000"
34 /* 4 */ "R11\000"
35 /* 8 */ "R12\000"
36 /* 12 */ "R13\000"
37 /* 16 */ "R14\000"
38 /* 20 */ "R4\000"
39 /* 23 */ "R15\000"
40 /* 27 */ "R5\000"
41 /* 30 */ "R6\000"
42 /* 33 */ "R7\000"
43 /* 36 */ "R8\000"
44 /* 39 */ "R9\000"
45 /* 42 */ "R10B\000"
46 /* 47 */ "R11B\000"
47 /* 52 */ "R12B\000"
48 /* 57 */ "R13B\000"
49 /* 62 */ "R14B\000"
50 /* 67 */ "R4B\000"
51 /* 71 */ "R15B\000"
52 /* 76 */ "R5B\000"
53 /* 80 */ "R6B\000"
54 /* 84 */ "R7B\000"
55 /* 88 */ "R8B\000"
56 /* 92 */ "R9B\000"
57 /* 96 */ "PCB\000"
58 /* 100 */ "CGB\000"
59 /* 104 */ "SPB\000"
60 /* 108 */ "SRB\000"
61 /* 112 */ "PC\000"
62 /* 115 */ "CG\000"
63 /* 118 */ "SP\000"
64 /* 121 */ "SR\000"
65};
66#ifdef __GNUC__
67#pragma GCC diagnostic pop
68#endif
69
70extern const MCRegisterDesc MSP430RegDesc[] = { // Descriptors
71 { .Name: 3, .SubRegs: 0, .SuperRegs: 0, .SubRegIndices: 0, .RegUnits: 0, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
72 { .Name: 115, .SubRegs: 4, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4096, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
73 { .Name: 100, .SubRegs: 1, .SuperRegs: 2, .SubRegIndices: 1, .RegUnits: 4096, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
74 { .Name: 112, .SubRegs: 4, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4097, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
75 { .Name: 96, .SubRegs: 1, .SuperRegs: 2, .SubRegIndices: 1, .RegUnits: 4097, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
76 { .Name: 118, .SubRegs: 4, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4098, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
77 { .Name: 104, .SubRegs: 1, .SuperRegs: 2, .SubRegIndices: 1, .RegUnits: 4098, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
78 { .Name: 121, .SubRegs: 4, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4099, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
79 { .Name: 108, .SubRegs: 1, .SuperRegs: 2, .SubRegIndices: 1, .RegUnits: 4099, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
80 { .Name: 20, .SubRegs: 6, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4100, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
81 { .Name: 27, .SubRegs: 6, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4101, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
82 { .Name: 30, .SubRegs: 6, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4102, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
83 { .Name: 33, .SubRegs: 6, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4103, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
84 { .Name: 36, .SubRegs: 6, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4104, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
85 { .Name: 39, .SubRegs: 6, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4105, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
86 { .Name: 0, .SubRegs: 6, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4106, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
87 { .Name: 4, .SubRegs: 6, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4107, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
88 { .Name: 8, .SubRegs: 6, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4108, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
89 { .Name: 12, .SubRegs: 6, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4109, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
90 { .Name: 16, .SubRegs: 6, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4110, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
91 { .Name: 23, .SubRegs: 6, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4111, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
92 { .Name: 67, .SubRegs: 1, .SuperRegs: 0, .SubRegIndices: 1, .RegUnits: 4100, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
93 { .Name: 76, .SubRegs: 1, .SuperRegs: 0, .SubRegIndices: 1, .RegUnits: 4101, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
94 { .Name: 80, .SubRegs: 1, .SuperRegs: 0, .SubRegIndices: 1, .RegUnits: 4102, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
95 { .Name: 84, .SubRegs: 1, .SuperRegs: 0, .SubRegIndices: 1, .RegUnits: 4103, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
96 { .Name: 88, .SubRegs: 1, .SuperRegs: 0, .SubRegIndices: 1, .RegUnits: 4104, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
97 { .Name: 92, .SubRegs: 1, .SuperRegs: 0, .SubRegIndices: 1, .RegUnits: 4105, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
98 { .Name: 42, .SubRegs: 1, .SuperRegs: 0, .SubRegIndices: 1, .RegUnits: 4106, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
99 { .Name: 47, .SubRegs: 1, .SuperRegs: 0, .SubRegIndices: 1, .RegUnits: 4107, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
100 { .Name: 52, .SubRegs: 1, .SuperRegs: 0, .SubRegIndices: 1, .RegUnits: 4108, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
101 { .Name: 57, .SubRegs: 1, .SuperRegs: 0, .SubRegIndices: 1, .RegUnits: 4109, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
102 { .Name: 62, .SubRegs: 1, .SuperRegs: 0, .SubRegIndices: 1, .RegUnits: 4110, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
103 { .Name: 71, .SubRegs: 1, .SuperRegs: 0, .SubRegIndices: 1, .RegUnits: 4111, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
104};
105
106extern const MCPhysReg MSP430RegUnitRoots[][2] = {
107 { MSP430::CGB },
108 { MSP430::PCB },
109 { MSP430::SPB },
110 { MSP430::SRB },
111 { MSP430::R4B },
112 { MSP430::R5B },
113 { MSP430::R6B },
114 { MSP430::R7B },
115 { MSP430::R8B },
116 { MSP430::R9B },
117 { MSP430::R10B },
118 { MSP430::R11B },
119 { MSP430::R12B },
120 { MSP430::R13B },
121 { MSP430::R14B },
122 { MSP430::R15B },
123};
124
125namespace {
126
127// Register classes...
128 // GR8 Register Class...
129 const MCPhysReg GR8[] = {
130 MSP430::R12B, MSP430::R13B, MSP430::R14B, MSP430::R15B, MSP430::R11B, MSP430::R10B, MSP430::R9B, MSP430::R8B, MSP430::R7B, MSP430::R6B, MSP430::R5B, MSP430::R4B, MSP430::PCB, MSP430::SPB, MSP430::SRB, MSP430::CGB,
131 };
132
133 // GR8 Bit set.
134 const uint8_t GR8Bits[] = {
135 0x54, 0x01, 0xe0, 0xff, 0x01,
136 };
137
138 // GR16 Register Class...
139 const MCPhysReg GR16[] = {
140 MSP430::R12, MSP430::R13, MSP430::R14, MSP430::R15, MSP430::R11, MSP430::R10, MSP430::R9, MSP430::R8, MSP430::R7, MSP430::R6, MSP430::R5, MSP430::R4, MSP430::PC, MSP430::SP, MSP430::SR, MSP430::CG,
141 };
142
143 // GR16 Bit set.
144 const uint8_t GR16Bits[] = {
145 0xaa, 0xfe, 0x1f,
146 };
147
148} // namespace
149
150#ifdef __GNUC__
151#pragma GCC diagnostic push
152#pragma GCC diagnostic ignored "-Woverlength-strings"
153#endif
154extern const char MSP430RegClassStrings[] = {
155 /* 0 */ "GR16\000"
156 /* 5 */ "GR8\000"
157};
158#ifdef __GNUC__
159#pragma GCC diagnostic pop
160#endif
161
162extern const MCRegisterClass MSP430MCRegisterClasses[] = {
163 { .RegsBegin: GR8, .RegSet: GR8Bits, .NameIdx: 5, .RegsSize: 16, .RegSetSize: sizeof(GR8Bits), .ID: MSP430::GR8RegClassID, .RegSizeInBits: 8, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
164 { .RegsBegin: GR16, .RegSet: GR16Bits, .NameIdx: 0, .RegsSize: 16, .RegSetSize: sizeof(GR16Bits), .ID: MSP430::GR16RegClassID, .RegSizeInBits: 16, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
165};
166
167// MSP430 Dwarf<->LLVM register mappings.
168extern const MCRegisterInfo::DwarfLLVMRegPair MSP430DwarfFlavour0Dwarf2L[] = {
169 { .FromReg: 0U, .ToReg: MSP430::PC },
170 { .FromReg: 1U, .ToReg: MSP430::SP },
171 { .FromReg: 2U, .ToReg: MSP430::SR },
172 { .FromReg: 3U, .ToReg: MSP430::CG },
173 { .FromReg: 4U, .ToReg: MSP430::R4 },
174 { .FromReg: 5U, .ToReg: MSP430::R5 },
175 { .FromReg: 6U, .ToReg: MSP430::R6 },
176 { .FromReg: 7U, .ToReg: MSP430::R7 },
177 { .FromReg: 8U, .ToReg: MSP430::R8 },
178 { .FromReg: 9U, .ToReg: MSP430::R9 },
179 { .FromReg: 10U, .ToReg: MSP430::R10 },
180 { .FromReg: 11U, .ToReg: MSP430::R11 },
181 { .FromReg: 12U, .ToReg: MSP430::R12 },
182 { .FromReg: 13U, .ToReg: MSP430::R13 },
183 { .FromReg: 14U, .ToReg: MSP430::R14 },
184 { .FromReg: 15U, .ToReg: MSP430::R15 },
185 { .FromReg: 16U, .ToReg: MSP430::PCB },
186 { .FromReg: 17U, .ToReg: MSP430::SPB },
187 { .FromReg: 18U, .ToReg: MSP430::SRB },
188 { .FromReg: 19U, .ToReg: MSP430::CGB },
189 { .FromReg: 20U, .ToReg: MSP430::R4B },
190 { .FromReg: 21U, .ToReg: MSP430::R5B },
191 { .FromReg: 22U, .ToReg: MSP430::R6B },
192 { .FromReg: 23U, .ToReg: MSP430::R7B },
193 { .FromReg: 24U, .ToReg: MSP430::R8B },
194 { .FromReg: 25U, .ToReg: MSP430::R9B },
195 { .FromReg: 26U, .ToReg: MSP430::R10B },
196 { .FromReg: 27U, .ToReg: MSP430::R11B },
197 { .FromReg: 28U, .ToReg: MSP430::R12B },
198 { .FromReg: 29U, .ToReg: MSP430::R13B },
199 { .FromReg: 30U, .ToReg: MSP430::R14B },
200 { .FromReg: 31U, .ToReg: MSP430::R15B },
201};
202extern const unsigned MSP430DwarfFlavour0Dwarf2LSize = std::size(MSP430DwarfFlavour0Dwarf2L);
203
204extern const MCRegisterInfo::DwarfLLVMRegPair MSP430EHFlavour0Dwarf2L[] = {
205 { .FromReg: 0U, .ToReg: MSP430::PC },
206 { .FromReg: 1U, .ToReg: MSP430::SP },
207 { .FromReg: 2U, .ToReg: MSP430::SR },
208 { .FromReg: 3U, .ToReg: MSP430::CG },
209 { .FromReg: 4U, .ToReg: MSP430::R4 },
210 { .FromReg: 5U, .ToReg: MSP430::R5 },
211 { .FromReg: 6U, .ToReg: MSP430::R6 },
212 { .FromReg: 7U, .ToReg: MSP430::R7 },
213 { .FromReg: 8U, .ToReg: MSP430::R8 },
214 { .FromReg: 9U, .ToReg: MSP430::R9 },
215 { .FromReg: 10U, .ToReg: MSP430::R10 },
216 { .FromReg: 11U, .ToReg: MSP430::R11 },
217 { .FromReg: 12U, .ToReg: MSP430::R12 },
218 { .FromReg: 13U, .ToReg: MSP430::R13 },
219 { .FromReg: 14U, .ToReg: MSP430::R14 },
220 { .FromReg: 15U, .ToReg: MSP430::R15 },
221 { .FromReg: 16U, .ToReg: MSP430::PCB },
222 { .FromReg: 17U, .ToReg: MSP430::SPB },
223 { .FromReg: 18U, .ToReg: MSP430::SRB },
224 { .FromReg: 19U, .ToReg: MSP430::CGB },
225 { .FromReg: 20U, .ToReg: MSP430::R4B },
226 { .FromReg: 21U, .ToReg: MSP430::R5B },
227 { .FromReg: 22U, .ToReg: MSP430::R6B },
228 { .FromReg: 23U, .ToReg: MSP430::R7B },
229 { .FromReg: 24U, .ToReg: MSP430::R8B },
230 { .FromReg: 25U, .ToReg: MSP430::R9B },
231 { .FromReg: 26U, .ToReg: MSP430::R10B },
232 { .FromReg: 27U, .ToReg: MSP430::R11B },
233 { .FromReg: 28U, .ToReg: MSP430::R12B },
234 { .FromReg: 29U, .ToReg: MSP430::R13B },
235 { .FromReg: 30U, .ToReg: MSP430::R14B },
236 { .FromReg: 31U, .ToReg: MSP430::R15B },
237};
238extern const unsigned MSP430EHFlavour0Dwarf2LSize = std::size(MSP430EHFlavour0Dwarf2L);
239
240extern const MCRegisterInfo::DwarfLLVMRegPair MSP430DwarfFlavour0L2Dwarf[] = {
241 { .FromReg: MSP430::CG, .ToReg: 3U },
242 { .FromReg: MSP430::CGB, .ToReg: 19U },
243 { .FromReg: MSP430::PC, .ToReg: 0U },
244 { .FromReg: MSP430::PCB, .ToReg: 16U },
245 { .FromReg: MSP430::SP, .ToReg: 1U },
246 { .FromReg: MSP430::SPB, .ToReg: 17U },
247 { .FromReg: MSP430::SR, .ToReg: 2U },
248 { .FromReg: MSP430::SRB, .ToReg: 18U },
249 { .FromReg: MSP430::R4, .ToReg: 4U },
250 { .FromReg: MSP430::R5, .ToReg: 5U },
251 { .FromReg: MSP430::R6, .ToReg: 6U },
252 { .FromReg: MSP430::R7, .ToReg: 7U },
253 { .FromReg: MSP430::R8, .ToReg: 8U },
254 { .FromReg: MSP430::R9, .ToReg: 9U },
255 { .FromReg: MSP430::R10, .ToReg: 10U },
256 { .FromReg: MSP430::R11, .ToReg: 11U },
257 { .FromReg: MSP430::R12, .ToReg: 12U },
258 { .FromReg: MSP430::R13, .ToReg: 13U },
259 { .FromReg: MSP430::R14, .ToReg: 14U },
260 { .FromReg: MSP430::R15, .ToReg: 15U },
261 { .FromReg: MSP430::R4B, .ToReg: 20U },
262 { .FromReg: MSP430::R5B, .ToReg: 21U },
263 { .FromReg: MSP430::R6B, .ToReg: 22U },
264 { .FromReg: MSP430::R7B, .ToReg: 23U },
265 { .FromReg: MSP430::R8B, .ToReg: 24U },
266 { .FromReg: MSP430::R9B, .ToReg: 25U },
267 { .FromReg: MSP430::R10B, .ToReg: 26U },
268 { .FromReg: MSP430::R11B, .ToReg: 27U },
269 { .FromReg: MSP430::R12B, .ToReg: 28U },
270 { .FromReg: MSP430::R13B, .ToReg: 29U },
271 { .FromReg: MSP430::R14B, .ToReg: 30U },
272 { .FromReg: MSP430::R15B, .ToReg: 31U },
273};
274extern const unsigned MSP430DwarfFlavour0L2DwarfSize = std::size(MSP430DwarfFlavour0L2Dwarf);
275
276extern const MCRegisterInfo::DwarfLLVMRegPair MSP430EHFlavour0L2Dwarf[] = {
277 { .FromReg: MSP430::CG, .ToReg: 3U },
278 { .FromReg: MSP430::CGB, .ToReg: 19U },
279 { .FromReg: MSP430::PC, .ToReg: 0U },
280 { .FromReg: MSP430::PCB, .ToReg: 16U },
281 { .FromReg: MSP430::SP, .ToReg: 1U },
282 { .FromReg: MSP430::SPB, .ToReg: 17U },
283 { .FromReg: MSP430::SR, .ToReg: 2U },
284 { .FromReg: MSP430::SRB, .ToReg: 18U },
285 { .FromReg: MSP430::R4, .ToReg: 4U },
286 { .FromReg: MSP430::R5, .ToReg: 5U },
287 { .FromReg: MSP430::R6, .ToReg: 6U },
288 { .FromReg: MSP430::R7, .ToReg: 7U },
289 { .FromReg: MSP430::R8, .ToReg: 8U },
290 { .FromReg: MSP430::R9, .ToReg: 9U },
291 { .FromReg: MSP430::R10, .ToReg: 10U },
292 { .FromReg: MSP430::R11, .ToReg: 11U },
293 { .FromReg: MSP430::R12, .ToReg: 12U },
294 { .FromReg: MSP430::R13, .ToReg: 13U },
295 { .FromReg: MSP430::R14, .ToReg: 14U },
296 { .FromReg: MSP430::R15, .ToReg: 15U },
297 { .FromReg: MSP430::R4B, .ToReg: 20U },
298 { .FromReg: MSP430::R5B, .ToReg: 21U },
299 { .FromReg: MSP430::R6B, .ToReg: 22U },
300 { .FromReg: MSP430::R7B, .ToReg: 23U },
301 { .FromReg: MSP430::R8B, .ToReg: 24U },
302 { .FromReg: MSP430::R9B, .ToReg: 25U },
303 { .FromReg: MSP430::R10B, .ToReg: 26U },
304 { .FromReg: MSP430::R11B, .ToReg: 27U },
305 { .FromReg: MSP430::R12B, .ToReg: 28U },
306 { .FromReg: MSP430::R13B, .ToReg: 29U },
307 { .FromReg: MSP430::R14B, .ToReg: 30U },
308 { .FromReg: MSP430::R15B, .ToReg: 31U },
309};
310extern const unsigned MSP430EHFlavour0L2DwarfSize = std::size(MSP430EHFlavour0L2Dwarf);
311
312extern const uint16_t MSP430RegEncodingTable[] = {
313 0,
314 3,
315 3,
316 0,
317 0,
318 1,
319 1,
320 2,
321 2,
322 4,
323 5,
324 6,
325 7,
326 8,
327 9,
328 10,
329 11,
330 12,
331 13,
332 14,
333 15,
334 4,
335 5,
336 6,
337 7,
338 8,
339 9,
340 10,
341 11,
342 12,
343 13,
344 14,
345 15,
346};
347static inline void InitMSP430MCRegisterInfo(MCRegisterInfo *RI, unsigned RA, unsigned DwarfFlavour = 0, unsigned EHFlavour = 0, unsigned PC = 0) {
348 RI->InitMCRegisterInfo(D: MSP430RegDesc, NR: 33, RA, PC, C: MSP430MCRegisterClasses, NC: 2, RURoots: MSP430RegUnitRoots, NRU: 16, DL: MSP430RegDiffLists, RUMS: MSP430LaneMaskLists, Strings: MSP430RegStrings, ClassStrings: MSP430RegClassStrings, SubIndices: MSP430SubRegIdxLists, NumIndices: 2,
349RET: MSP430RegEncodingTable, RUI: nullptr);
350
351 switch (DwarfFlavour) {
352 default:
353 llvm_unreachable("Unknown DWARF flavour");
354 case 0:
355 RI->mapDwarfRegsToLLVMRegs(Map: MSP430DwarfFlavour0Dwarf2L, Size: MSP430DwarfFlavour0Dwarf2LSize, isEH: false);
356 break;
357 }
358 switch (EHFlavour) {
359 default:
360 llvm_unreachable("Unknown DWARF flavour");
361 case 0:
362 RI->mapDwarfRegsToLLVMRegs(Map: MSP430EHFlavour0Dwarf2L, Size: MSP430EHFlavour0Dwarf2LSize, isEH: true);
363 break;
364 }
365 switch (DwarfFlavour) {
366 default:
367 llvm_unreachable("Unknown DWARF flavour");
368 case 0:
369 RI->mapLLVMRegsToDwarfRegs(Map: MSP430DwarfFlavour0L2Dwarf, Size: MSP430DwarfFlavour0L2DwarfSize, isEH: false);
370 break;
371 }
372 switch (EHFlavour) {
373 default:
374 llvm_unreachable("Unknown DWARF flavour");
375 case 0:
376 RI->mapLLVMRegsToDwarfRegs(Map: MSP430EHFlavour0L2Dwarf, Size: MSP430EHFlavour0L2DwarfSize, isEH: true);
377 break;
378 }
379}
380
381
382} // namespace llvm
383