1/*===- TableGen'erated file -------------------------------------*- C++ -*-===*\
2|* *|
3|* MC Register Information *|
4|* *|
5|* Automatically generated file, do not edit! *|
6|* *|
7\*===----------------------------------------------------------------------===*/
8
9namespace llvm {
10
11extern const int16_t MSP430RegDiffLists[] = {
12 /* 0 */ -12, 0,
13 /* 2 */ -1, 0,
14 /* 4 */ 1, 0,
15 /* 6 */ 12, 0,
16};
17
18extern const LaneBitmask MSP430LaneMaskLists[] = {
19 /* 0 */ LaneBitmask(0x0000000000000001),
20 /* 1 */ LaneBitmask(0xFFFFFFFFFFFFFFFF),
21};
22
23extern const uint16_t MSP430SubRegIdxLists[] = {
24 /* 0 */ 1,
25};
26
27
28#ifdef __GNUC__
29#pragma GCC diagnostic push
30#pragma GCC diagnostic ignored "-Woverlength-strings"
31#endif
32extern const char MSP430RegStrings[] = {
33 /* 0 */ "R10\000"
34 /* 4 */ "R11\000"
35 /* 8 */ "R12\000"
36 /* 12 */ "R13\000"
37 /* 16 */ "R14\000"
38 /* 20 */ "R4\000"
39 /* 23 */ "R15\000"
40 /* 27 */ "R5\000"
41 /* 30 */ "R6\000"
42 /* 33 */ "R7\000"
43 /* 36 */ "R8\000"
44 /* 39 */ "R9\000"
45 /* 42 */ "R10B\000"
46 /* 47 */ "R11B\000"
47 /* 52 */ "R12B\000"
48 /* 57 */ "R13B\000"
49 /* 62 */ "R14B\000"
50 /* 67 */ "R4B\000"
51 /* 71 */ "R15B\000"
52 /* 76 */ "R5B\000"
53 /* 80 */ "R6B\000"
54 /* 84 */ "R7B\000"
55 /* 88 */ "R8B\000"
56 /* 92 */ "R9B\000"
57 /* 96 */ "PCB\000"
58 /* 100 */ "CGB\000"
59 /* 104 */ "SPB\000"
60 /* 108 */ "SRB\000"
61 /* 112 */ "PC\000"
62 /* 115 */ "CG\000"
63 /* 118 */ "SP\000"
64 /* 121 */ "SR\000"
65};
66#ifdef __GNUC__
67#pragma GCC diagnostic pop
68#endif
69
70extern const MCRegisterDesc MSP430RegDesc[] = { // Descriptors
71 { .Name: 3, .SubRegs: 0, .SuperRegs: 0, .SubRegIndices: 0, .RegUnits: 0, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
72 { .Name: 115, .SubRegs: 4, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4096, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
73 { .Name: 100, .SubRegs: 1, .SuperRegs: 2, .SubRegIndices: 1, .RegUnits: 4096, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
74 { .Name: 112, .SubRegs: 4, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4097, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
75 { .Name: 96, .SubRegs: 1, .SuperRegs: 2, .SubRegIndices: 1, .RegUnits: 4097, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
76 { .Name: 118, .SubRegs: 4, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4098, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
77 { .Name: 104, .SubRegs: 1, .SuperRegs: 2, .SubRegIndices: 1, .RegUnits: 4098, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
78 { .Name: 121, .SubRegs: 4, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4099, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
79 { .Name: 108, .SubRegs: 1, .SuperRegs: 2, .SubRegIndices: 1, .RegUnits: 4099, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
80 { .Name: 20, .SubRegs: 6, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4100, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
81 { .Name: 27, .SubRegs: 6, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4101, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
82 { .Name: 30, .SubRegs: 6, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4102, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
83 { .Name: 33, .SubRegs: 6, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4103, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
84 { .Name: 36, .SubRegs: 6, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4104, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
85 { .Name: 39, .SubRegs: 6, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4105, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
86 { .Name: 0, .SubRegs: 6, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4106, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
87 { .Name: 4, .SubRegs: 6, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4107, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
88 { .Name: 8, .SubRegs: 6, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4108, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
89 { .Name: 12, .SubRegs: 6, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4109, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
90 { .Name: 16, .SubRegs: 6, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4110, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
91 { .Name: 23, .SubRegs: 6, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4111, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
92 { .Name: 67, .SubRegs: 1, .SuperRegs: 0, .SubRegIndices: 1, .RegUnits: 4100, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
93 { .Name: 76, .SubRegs: 1, .SuperRegs: 0, .SubRegIndices: 1, .RegUnits: 4101, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
94 { .Name: 80, .SubRegs: 1, .SuperRegs: 0, .SubRegIndices: 1, .RegUnits: 4102, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
95 { .Name: 84, .SubRegs: 1, .SuperRegs: 0, .SubRegIndices: 1, .RegUnits: 4103, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
96 { .Name: 88, .SubRegs: 1, .SuperRegs: 0, .SubRegIndices: 1, .RegUnits: 4104, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
97 { .Name: 92, .SubRegs: 1, .SuperRegs: 0, .SubRegIndices: 1, .RegUnits: 4105, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
98 { .Name: 42, .SubRegs: 1, .SuperRegs: 0, .SubRegIndices: 1, .RegUnits: 4106, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
99 { .Name: 47, .SubRegs: 1, .SuperRegs: 0, .SubRegIndices: 1, .RegUnits: 4107, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
100 { .Name: 52, .SubRegs: 1, .SuperRegs: 0, .SubRegIndices: 1, .RegUnits: 4108, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
101 { .Name: 57, .SubRegs: 1, .SuperRegs: 0, .SubRegIndices: 1, .RegUnits: 4109, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
102 { .Name: 62, .SubRegs: 1, .SuperRegs: 0, .SubRegIndices: 1, .RegUnits: 4110, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
103 { .Name: 71, .SubRegs: 1, .SuperRegs: 0, .SubRegIndices: 1, .RegUnits: 4111, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
104};
105
106extern const MCPhysReg MSP430RegUnitRoots[][2] = {
107 { MSP430::CGB },
108 { MSP430::PCB },
109 { MSP430::SPB },
110 { MSP430::SRB },
111 { MSP430::R4B },
112 { MSP430::R5B },
113 { MSP430::R6B },
114 { MSP430::R7B },
115 { MSP430::R8B },
116 { MSP430::R9B },
117 { MSP430::R10B },
118 { MSP430::R11B },
119 { MSP430::R12B },
120 { MSP430::R13B },
121 { MSP430::R14B },
122 { MSP430::R15B },
123};
124
125namespace { // Register classes...
126 // GR8 Register Class...
127 const MCPhysReg GR8[] = {
128 MSP430::R12B, MSP430::R13B, MSP430::R14B, MSP430::R15B, MSP430::R11B, MSP430::R10B, MSP430::R9B, MSP430::R8B, MSP430::R7B, MSP430::R6B, MSP430::R5B, MSP430::R4B, MSP430::PCB, MSP430::SPB, MSP430::SRB, MSP430::CGB,
129 };
130
131 // GR8 Bit set.
132 const uint8_t GR8Bits[] = {
133 0x54, 0x01, 0xe0, 0xff, 0x01,
134 };
135
136 // GR16 Register Class...
137 const MCPhysReg GR16[] = {
138 MSP430::R12, MSP430::R13, MSP430::R14, MSP430::R15, MSP430::R11, MSP430::R10, MSP430::R9, MSP430::R8, MSP430::R7, MSP430::R6, MSP430::R5, MSP430::R4, MSP430::PC, MSP430::SP, MSP430::SR, MSP430::CG,
139 };
140
141 // GR16 Bit set.
142 const uint8_t GR16Bits[] = {
143 0xaa, 0xfe, 0x1f,
144 };
145
146} // end anonymous namespace
147
148
149#ifdef __GNUC__
150#pragma GCC diagnostic push
151#pragma GCC diagnostic ignored "-Woverlength-strings"
152#endif
153extern const char MSP430RegClassStrings[] = {
154 /* 0 */ "GR16\000"
155 /* 5 */ "GR8\000"
156};
157#ifdef __GNUC__
158#pragma GCC diagnostic pop
159#endif
160
161extern const MCRegisterClass MSP430MCRegisterClasses[] = {
162 { .RegsBegin: GR8, .RegSet: GR8Bits, .NameIdx: 5, .RegsSize: 16, .RegSetSize: sizeof(GR8Bits), .ID: MSP430::GR8RegClassID, .RegSizeInBits: 8, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
163 { .RegsBegin: GR16, .RegSet: GR16Bits, .NameIdx: 0, .RegsSize: 16, .RegSetSize: sizeof(GR16Bits), .ID: MSP430::GR16RegClassID, .RegSizeInBits: 16, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
164};
165
166// MSP430 Dwarf<->LLVM register mappings.
167extern const MCRegisterInfo::DwarfLLVMRegPair MSP430DwarfFlavour0Dwarf2L[] = {
168 { .FromReg: 0U, .ToReg: MSP430::PC },
169 { .FromReg: 1U, .ToReg: MSP430::SP },
170 { .FromReg: 2U, .ToReg: MSP430::SR },
171 { .FromReg: 3U, .ToReg: MSP430::CG },
172 { .FromReg: 4U, .ToReg: MSP430::R4 },
173 { .FromReg: 5U, .ToReg: MSP430::R5 },
174 { .FromReg: 6U, .ToReg: MSP430::R6 },
175 { .FromReg: 7U, .ToReg: MSP430::R7 },
176 { .FromReg: 8U, .ToReg: MSP430::R8 },
177 { .FromReg: 9U, .ToReg: MSP430::R9 },
178 { .FromReg: 10U, .ToReg: MSP430::R10 },
179 { .FromReg: 11U, .ToReg: MSP430::R11 },
180 { .FromReg: 12U, .ToReg: MSP430::R12 },
181 { .FromReg: 13U, .ToReg: MSP430::R13 },
182 { .FromReg: 14U, .ToReg: MSP430::R14 },
183 { .FromReg: 15U, .ToReg: MSP430::R15 },
184 { .FromReg: 16U, .ToReg: MSP430::PCB },
185 { .FromReg: 17U, .ToReg: MSP430::SPB },
186 { .FromReg: 18U, .ToReg: MSP430::SRB },
187 { .FromReg: 19U, .ToReg: MSP430::CGB },
188 { .FromReg: 20U, .ToReg: MSP430::R4B },
189 { .FromReg: 21U, .ToReg: MSP430::R5B },
190 { .FromReg: 22U, .ToReg: MSP430::R6B },
191 { .FromReg: 23U, .ToReg: MSP430::R7B },
192 { .FromReg: 24U, .ToReg: MSP430::R8B },
193 { .FromReg: 25U, .ToReg: MSP430::R9B },
194 { .FromReg: 26U, .ToReg: MSP430::R10B },
195 { .FromReg: 27U, .ToReg: MSP430::R11B },
196 { .FromReg: 28U, .ToReg: MSP430::R12B },
197 { .FromReg: 29U, .ToReg: MSP430::R13B },
198 { .FromReg: 30U, .ToReg: MSP430::R14B },
199 { .FromReg: 31U, .ToReg: MSP430::R15B },
200};
201extern const unsigned MSP430DwarfFlavour0Dwarf2LSize = std::size(MSP430DwarfFlavour0Dwarf2L);
202
203extern const MCRegisterInfo::DwarfLLVMRegPair MSP430EHFlavour0Dwarf2L[] = {
204 { .FromReg: 0U, .ToReg: MSP430::PC },
205 { .FromReg: 1U, .ToReg: MSP430::SP },
206 { .FromReg: 2U, .ToReg: MSP430::SR },
207 { .FromReg: 3U, .ToReg: MSP430::CG },
208 { .FromReg: 4U, .ToReg: MSP430::R4 },
209 { .FromReg: 5U, .ToReg: MSP430::R5 },
210 { .FromReg: 6U, .ToReg: MSP430::R6 },
211 { .FromReg: 7U, .ToReg: MSP430::R7 },
212 { .FromReg: 8U, .ToReg: MSP430::R8 },
213 { .FromReg: 9U, .ToReg: MSP430::R9 },
214 { .FromReg: 10U, .ToReg: MSP430::R10 },
215 { .FromReg: 11U, .ToReg: MSP430::R11 },
216 { .FromReg: 12U, .ToReg: MSP430::R12 },
217 { .FromReg: 13U, .ToReg: MSP430::R13 },
218 { .FromReg: 14U, .ToReg: MSP430::R14 },
219 { .FromReg: 15U, .ToReg: MSP430::R15 },
220 { .FromReg: 16U, .ToReg: MSP430::PCB },
221 { .FromReg: 17U, .ToReg: MSP430::SPB },
222 { .FromReg: 18U, .ToReg: MSP430::SRB },
223 { .FromReg: 19U, .ToReg: MSP430::CGB },
224 { .FromReg: 20U, .ToReg: MSP430::R4B },
225 { .FromReg: 21U, .ToReg: MSP430::R5B },
226 { .FromReg: 22U, .ToReg: MSP430::R6B },
227 { .FromReg: 23U, .ToReg: MSP430::R7B },
228 { .FromReg: 24U, .ToReg: MSP430::R8B },
229 { .FromReg: 25U, .ToReg: MSP430::R9B },
230 { .FromReg: 26U, .ToReg: MSP430::R10B },
231 { .FromReg: 27U, .ToReg: MSP430::R11B },
232 { .FromReg: 28U, .ToReg: MSP430::R12B },
233 { .FromReg: 29U, .ToReg: MSP430::R13B },
234 { .FromReg: 30U, .ToReg: MSP430::R14B },
235 { .FromReg: 31U, .ToReg: MSP430::R15B },
236};
237extern const unsigned MSP430EHFlavour0Dwarf2LSize = std::size(MSP430EHFlavour0Dwarf2L);
238
239extern const MCRegisterInfo::DwarfLLVMRegPair MSP430DwarfFlavour0L2Dwarf[] = {
240 { .FromReg: MSP430::CG, .ToReg: 3U },
241 { .FromReg: MSP430::CGB, .ToReg: 19U },
242 { .FromReg: MSP430::PC, .ToReg: 0U },
243 { .FromReg: MSP430::PCB, .ToReg: 16U },
244 { .FromReg: MSP430::SP, .ToReg: 1U },
245 { .FromReg: MSP430::SPB, .ToReg: 17U },
246 { .FromReg: MSP430::SR, .ToReg: 2U },
247 { .FromReg: MSP430::SRB, .ToReg: 18U },
248 { .FromReg: MSP430::R4, .ToReg: 4U },
249 { .FromReg: MSP430::R5, .ToReg: 5U },
250 { .FromReg: MSP430::R6, .ToReg: 6U },
251 { .FromReg: MSP430::R7, .ToReg: 7U },
252 { .FromReg: MSP430::R8, .ToReg: 8U },
253 { .FromReg: MSP430::R9, .ToReg: 9U },
254 { .FromReg: MSP430::R10, .ToReg: 10U },
255 { .FromReg: MSP430::R11, .ToReg: 11U },
256 { .FromReg: MSP430::R12, .ToReg: 12U },
257 { .FromReg: MSP430::R13, .ToReg: 13U },
258 { .FromReg: MSP430::R14, .ToReg: 14U },
259 { .FromReg: MSP430::R15, .ToReg: 15U },
260 { .FromReg: MSP430::R4B, .ToReg: 20U },
261 { .FromReg: MSP430::R5B, .ToReg: 21U },
262 { .FromReg: MSP430::R6B, .ToReg: 22U },
263 { .FromReg: MSP430::R7B, .ToReg: 23U },
264 { .FromReg: MSP430::R8B, .ToReg: 24U },
265 { .FromReg: MSP430::R9B, .ToReg: 25U },
266 { .FromReg: MSP430::R10B, .ToReg: 26U },
267 { .FromReg: MSP430::R11B, .ToReg: 27U },
268 { .FromReg: MSP430::R12B, .ToReg: 28U },
269 { .FromReg: MSP430::R13B, .ToReg: 29U },
270 { .FromReg: MSP430::R14B, .ToReg: 30U },
271 { .FromReg: MSP430::R15B, .ToReg: 31U },
272};
273extern const unsigned MSP430DwarfFlavour0L2DwarfSize = std::size(MSP430DwarfFlavour0L2Dwarf);
274
275extern const MCRegisterInfo::DwarfLLVMRegPair MSP430EHFlavour0L2Dwarf[] = {
276 { .FromReg: MSP430::CG, .ToReg: 3U },
277 { .FromReg: MSP430::CGB, .ToReg: 19U },
278 { .FromReg: MSP430::PC, .ToReg: 0U },
279 { .FromReg: MSP430::PCB, .ToReg: 16U },
280 { .FromReg: MSP430::SP, .ToReg: 1U },
281 { .FromReg: MSP430::SPB, .ToReg: 17U },
282 { .FromReg: MSP430::SR, .ToReg: 2U },
283 { .FromReg: MSP430::SRB, .ToReg: 18U },
284 { .FromReg: MSP430::R4, .ToReg: 4U },
285 { .FromReg: MSP430::R5, .ToReg: 5U },
286 { .FromReg: MSP430::R6, .ToReg: 6U },
287 { .FromReg: MSP430::R7, .ToReg: 7U },
288 { .FromReg: MSP430::R8, .ToReg: 8U },
289 { .FromReg: MSP430::R9, .ToReg: 9U },
290 { .FromReg: MSP430::R10, .ToReg: 10U },
291 { .FromReg: MSP430::R11, .ToReg: 11U },
292 { .FromReg: MSP430::R12, .ToReg: 12U },
293 { .FromReg: MSP430::R13, .ToReg: 13U },
294 { .FromReg: MSP430::R14, .ToReg: 14U },
295 { .FromReg: MSP430::R15, .ToReg: 15U },
296 { .FromReg: MSP430::R4B, .ToReg: 20U },
297 { .FromReg: MSP430::R5B, .ToReg: 21U },
298 { .FromReg: MSP430::R6B, .ToReg: 22U },
299 { .FromReg: MSP430::R7B, .ToReg: 23U },
300 { .FromReg: MSP430::R8B, .ToReg: 24U },
301 { .FromReg: MSP430::R9B, .ToReg: 25U },
302 { .FromReg: MSP430::R10B, .ToReg: 26U },
303 { .FromReg: MSP430::R11B, .ToReg: 27U },
304 { .FromReg: MSP430::R12B, .ToReg: 28U },
305 { .FromReg: MSP430::R13B, .ToReg: 29U },
306 { .FromReg: MSP430::R14B, .ToReg: 30U },
307 { .FromReg: MSP430::R15B, .ToReg: 31U },
308};
309extern const unsigned MSP430EHFlavour0L2DwarfSize = std::size(MSP430EHFlavour0L2Dwarf);
310
311extern const uint16_t MSP430RegEncodingTable[] = {
312 0,
313 3,
314 3,
315 0,
316 0,
317 1,
318 1,
319 2,
320 2,
321 4,
322 5,
323 6,
324 7,
325 8,
326 9,
327 10,
328 11,
329 12,
330 13,
331 14,
332 15,
333 4,
334 5,
335 6,
336 7,
337 8,
338 9,
339 10,
340 11,
341 12,
342 13,
343 14,
344 15,
345};
346static inline void InitMSP430MCRegisterInfo(MCRegisterInfo *RI, unsigned RA, unsigned DwarfFlavour = 0, unsigned EHFlavour = 0, unsigned PC = 0) {
347 RI->InitMCRegisterInfo(D: MSP430RegDesc, NR: 33, RA, PC, C: MSP430MCRegisterClasses, NC: 2, RURoots: MSP430RegUnitRoots, NRU: 16, DL: MSP430RegDiffLists, RUMS: MSP430LaneMaskLists, Strings: MSP430RegStrings, ClassStrings: MSP430RegClassStrings, SubIndices: MSP430SubRegIdxLists, NumIndices: 2,
348RET: MSP430RegEncodingTable);
349
350 switch (DwarfFlavour) {
351 default:
352 llvm_unreachable("Unknown DWARF flavour");
353 case 0:
354 RI->mapDwarfRegsToLLVMRegs(Map: MSP430DwarfFlavour0Dwarf2L, Size: MSP430DwarfFlavour0Dwarf2LSize, isEH: false);
355 break;
356 }
357 switch (EHFlavour) {
358 default:
359 llvm_unreachable("Unknown DWARF flavour");
360 case 0:
361 RI->mapDwarfRegsToLLVMRegs(Map: MSP430EHFlavour0Dwarf2L, Size: MSP430EHFlavour0Dwarf2LSize, isEH: true);
362 break;
363 }
364 switch (DwarfFlavour) {
365 default:
366 llvm_unreachable("Unknown DWARF flavour");
367 case 0:
368 RI->mapLLVMRegsToDwarfRegs(Map: MSP430DwarfFlavour0L2Dwarf, Size: MSP430DwarfFlavour0L2DwarfSize, isEH: false);
369 break;
370 }
371 switch (EHFlavour) {
372 default:
373 llvm_unreachable("Unknown DWARF flavour");
374 case 0:
375 RI->mapLLVMRegsToDwarfRegs(Map: MSP430EHFlavour0L2Dwarf, Size: MSP430EHFlavour0L2DwarfSize, isEH: true);
376 break;
377 }
378}
379
380} // end namespace llvm
381
382