1/*===- TableGen'erated file -------------------------------------*- C++ -*-===*\
2|* *|
3|* MC Register Information *|
4|* *|
5|* Automatically generated file, do not edit! *|
6|* *|
7\*===----------------------------------------------------------------------===*/
8
9namespace llvm {
10
11extern const int16_t MipsRegDiffLists[] = {
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13 /* 2 */ -358, 0,
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79
80extern const LaneBitmask MipsLaneMaskLists[] = {
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86
87extern const uint16_t MipsSubRegIdxLists[] = {
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93
94
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538#ifdef __GNUC__
539#pragma GCC diagnostic pop
540#endif
541
542extern const MCRegisterDesc MipsRegDesc[] = { // Descriptors
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985};
986
987extern const MCPhysReg MipsRegUnitRoots[][2] = {
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989 { Mips::DSPCCond },
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993 { Mips::DSPOutFlag20 },
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995 { Mips::DSPOutFlag22 },
996 { Mips::DSPOutFlag23 },
997 { Mips::DSPPos },
998 { Mips::DSPSCount },
999 { Mips::FP },
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1003 { Mips::MSAIR },
1004 { Mips::MSAMap },
1005 { Mips::MSAModify },
1006 { Mips::MSARequest },
1007 { Mips::MSASave },
1008 { Mips::MSAUnmap },
1009 { Mips::PC },
1010 { Mips::RA },
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1012 { Mips::ZERO },
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1020 { Mips::HI1 },
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1047 { Mips::COP32 },
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1190 { Mips::FCR29 },
1191 { Mips::FCR30 },
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1193 { Mips::F_HI0 },
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1302 { Mips::T5 },
1303 { Mips::T6 },
1304 { Mips::T7 },
1305 { Mips::T8 },
1306 { Mips::T9 },
1307 { Mips::V0 },
1308 { Mips::V1 },
1309};
1310
1311// Register classes...
1312
1313#ifdef __GNUC__
1314#pragma GCC diagnostic push
1315#pragma GCC diagnostic ignored "-Woverlength-strings"
1316#endif
1317extern const char MipsRegClassStrings[] = {
1318 /* 0 */ "COP0\000"
1319 /* 5 */ "HI32\000"
1320 /* 10 */ "LO32\000"
1321 /* 15 */ "GP32\000"
1322 /* 20 */ "SP32\000"
1323 /* 25 */ "FGR32\000"
1324 /* 31 */ "GPR32\000"
1325 /* 37 */ "COP2\000"
1326 /* 42 */ "COP3\000"
1327 /* 47 */ "ACC64\000"
1328 /* 53 */ "HI64\000"
1329 /* 58 */ "LO64\000"
1330 /* 63 */ "GP64\000"
1331 /* 68 */ "SP64\000"
1332 /* 73 */ "AFGR64\000"
1333 /* 80 */ "GPR64\000"
1334 /* 86 */ "GPRMM16\000"
1335 /* 94 */ "ACC128\000"
1336 /* 101 */ "MSA128B\000"
1337 /* 109 */ "FGR32CC\000"
1338 /* 117 */ "FGR64CC\000"
1339 /* 125 */ "FCC\000"
1340 /* 129 */ "DSPCC\000"
1341 /* 135 */ "MSA128D\000"
1342 /* 143 */ "MSA128H\000"
1343 /* 151 */ "OCTEON_MPL\000"
1344 /* 162 */ "GPR64_with_sub_32_in_GPR32ZERO\000"
1345 /* 193 */ "GPR64_with_sub_32_in_GPR32NONZERO\000"
1346 /* 227 */ "HI32DSP\000"
1347 /* 235 */ "LO32DSP\000"
1348 /* 243 */ "ACC64DSP\000"
1349 /* 252 */ "GPR64_with_sub_32_in_CPU16RegsPlusSP\000"
1350 /* 289 */ "OCTEON_P\000"
1351 /* 298 */ "GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MoveP\000"
1352 /* 349 */ "GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MoveP\000"
1353 /* 397 */ "GPR64_with_sub_32_in_GPRMM16MoveP\000"
1354 /* 431 */ "CCR\000"
1355 /* 435 */ "DSPR\000"
1356 /* 440 */ "MSA128W\000"
1357 /* 448 */ "GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePPairSecond\000"
1358 /* 506 */ "GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond\000"
1359 /* 576 */ "GPR64_with_sub_32_in_GPRMM16MovePPairSecond\000"
1360 /* 620 */ "GPR64_with_sub_32_in_CPURAReg\000"
1361 /* 650 */ "CPUSPReg\000"
1362 /* 659 */ "MSACtrl\000"
1363 /* 667 */ "GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16Zero\000"
1364 /* 717 */ "GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero\000"
1365 /* 781 */ "GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16Zero\000"
1366 /* 828 */ "GPR64_with_sub_32_in_GPRMM16Zero\000"
1367 /* 861 */ "GPR64_with_sub_32_in_CPU16Regs\000"
1368 /* 892 */ "HWRegs\000"
1369 /* 899 */ "MSA128WEvens\000"
1370 /* 912 */ "GPR64_with_sub_32_in_GPRMM16MovePPairFirst\000"
1371};
1372#ifdef __GNUC__
1373#pragma GCC diagnostic pop
1374#endif
1375
1376using MipsRegisterClassStorage = MCRegisterClassStorage<70, 830, 2580, 336, 18, 197>;
1377extern const MCRegisterClassStorage<70, 830, 2580, 336, 18, 197> MipsMCRegisterClassStorage = {
1378 .Classes: {
1379 {
1380 offsetof(MipsRegisterClassStorage, Regs[0]) - 0 * sizeof(MCRegisterClass),
1381 offsetof(MipsRegisterClassStorage, BitSets[0]) - 0 * sizeof(MCRegisterClass),
1382 .NameIdx: 431,
1383 .RegSizeInBits: 32,
1384 .RegsSize: 32,
1385 .RegSetSize: 28,
1386 .ID: Mips::CCRRegClassID,
1387 .CopyCost: 1, /* CopyCost */
1388 .Allocatable: false, /* Allocatable */
1389 .BaseClass: false,
1390 offsetof(MipsRegisterClassStorage, SubClassMasks[0]) - 0 * sizeof(MCRegisterClass),
1391 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 0 * sizeof(MCRegisterClass),
1392 .LaneMask: LaneBitmask(0x0000000000000001),
1393 .AllocationPriority: 0,
1394 .GlobalPriority: false,
1395 .TSFlags: 0x00, /* TSFlags */
1396 .SpillStackID: 0, /* SpillStackID */
1397 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1398 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1399 offsetof(MipsRegisterClassStorage, SuperClasses[0]) - 0 * sizeof(MCRegisterClass),
1400 .SuperClassesSize: 0
1401 },
1402 {
1403 offsetof(MipsRegisterClassStorage, Regs[32]) - 1 * sizeof(MCRegisterClass),
1404 offsetof(MipsRegisterClassStorage, BitSets[28]) - 1 * sizeof(MCRegisterClass),
1405 .NameIdx: 0,
1406 .RegSizeInBits: 32,
1407 .RegsSize: 32,
1408 .RegSetSize: 11,
1409 .ID: Mips::COP0RegClassID,
1410 .CopyCost: 1, /* CopyCost */
1411 .Allocatable: false, /* Allocatable */
1412 .BaseClass: false,
1413 offsetof(MipsRegisterClassStorage, SubClassMasks[3]) - 1 * sizeof(MCRegisterClass),
1414 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 1 * sizeof(MCRegisterClass),
1415 .LaneMask: LaneBitmask(0x0000000000000001),
1416 .AllocationPriority: 0,
1417 .GlobalPriority: false,
1418 .TSFlags: 0x00, /* TSFlags */
1419 .SpillStackID: 0, /* SpillStackID */
1420 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1421 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1422 offsetof(MipsRegisterClassStorage, SuperClasses[0]) - 1 * sizeof(MCRegisterClass),
1423 .SuperClassesSize: 0
1424 },
1425 {
1426 offsetof(MipsRegisterClassStorage, Regs[64]) - 2 * sizeof(MCRegisterClass),
1427 offsetof(MipsRegisterClassStorage, BitSets[39]) - 2 * sizeof(MCRegisterClass),
1428 .NameIdx: 37,
1429 .RegSizeInBits: 32,
1430 .RegsSize: 32,
1431 .RegSetSize: 14,
1432 .ID: Mips::COP2RegClassID,
1433 .CopyCost: 1, /* CopyCost */
1434 .Allocatable: false, /* Allocatable */
1435 .BaseClass: false,
1436 offsetof(MipsRegisterClassStorage, SubClassMasks[6]) - 2 * sizeof(MCRegisterClass),
1437 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 2 * sizeof(MCRegisterClass),
1438 .LaneMask: LaneBitmask(0x0000000000000001),
1439 .AllocationPriority: 0,
1440 .GlobalPriority: false,
1441 .TSFlags: 0x00, /* TSFlags */
1442 .SpillStackID: 0, /* SpillStackID */
1443 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1444 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1445 offsetof(MipsRegisterClassStorage, SuperClasses[0]) - 2 * sizeof(MCRegisterClass),
1446 .SuperClassesSize: 0
1447 },
1448 {
1449 offsetof(MipsRegisterClassStorage, Regs[96]) - 3 * sizeof(MCRegisterClass),
1450 offsetof(MipsRegisterClassStorage, BitSets[53]) - 3 * sizeof(MCRegisterClass),
1451 .NameIdx: 42,
1452 .RegSizeInBits: 32,
1453 .RegsSize: 32,
1454 .RegSetSize: 16,
1455 .ID: Mips::COP3RegClassID,
1456 .CopyCost: 1, /* CopyCost */
1457 .Allocatable: false, /* Allocatable */
1458 .BaseClass: false,
1459 offsetof(MipsRegisterClassStorage, SubClassMasks[9]) - 3 * sizeof(MCRegisterClass),
1460 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 3 * sizeof(MCRegisterClass),
1461 .LaneMask: LaneBitmask(0x0000000000000001),
1462 .AllocationPriority: 0,
1463 .GlobalPriority: false,
1464 .TSFlags: 0x00, /* TSFlags */
1465 .SpillStackID: 0, /* SpillStackID */
1466 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1467 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1468 offsetof(MipsRegisterClassStorage, SuperClasses[0]) - 3 * sizeof(MCRegisterClass),
1469 .SuperClassesSize: 0
1470 },
1471 {
1472 offsetof(MipsRegisterClassStorage, Regs[128]) - 4 * sizeof(MCRegisterClass),
1473 offsetof(MipsRegisterClassStorage, BitSets[69]) - 4 * sizeof(MCRegisterClass),
1474 .NameIdx: 435,
1475 .RegSizeInBits: 32,
1476 .RegsSize: 32,
1477 .RegSetSize: 44,
1478 .ID: Mips::DSPRRegClassID,
1479 .CopyCost: 1, /* CopyCost */
1480 .Allocatable: true, /* Allocatable */
1481 .BaseClass: false,
1482 offsetof(MipsRegisterClassStorage, SubClassMasks[12]) - 4 * sizeof(MCRegisterClass),
1483 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 4 * sizeof(MCRegisterClass),
1484 .LaneMask: LaneBitmask(0x0000000000000001),
1485 .AllocationPriority: 0,
1486 .GlobalPriority: false,
1487 .TSFlags: 0x00, /* TSFlags */
1488 .SpillStackID: 0, /* SpillStackID */
1489 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1490 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1491 offsetof(MipsRegisterClassStorage, SuperClasses[0]) - 4 * sizeof(MCRegisterClass),
1492 .SuperClassesSize: 0
1493 },
1494 {
1495 offsetof(MipsRegisterClassStorage, Regs[160]) - 5 * sizeof(MCRegisterClass),
1496 offsetof(MipsRegisterClassStorage, BitSets[113]) - 5 * sizeof(MCRegisterClass),
1497 .NameIdx: 25,
1498 .RegSizeInBits: 32,
1499 .RegsSize: 32,
1500 .RegSetSize: 23,
1501 .ID: Mips::FGR32RegClassID,
1502 .CopyCost: 1, /* CopyCost */
1503 .Allocatable: true, /* Allocatable */
1504 .BaseClass: false,
1505 offsetof(MipsRegisterClassStorage, SubClassMasks[18]) - 5 * sizeof(MCRegisterClass),
1506 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[9]) - 5 * sizeof(MCRegisterClass),
1507 .LaneMask: LaneBitmask(0x0000000000000001),
1508 .AllocationPriority: 0,
1509 .GlobalPriority: false,
1510 .TSFlags: 0x00, /* TSFlags */
1511 .SpillStackID: 0, /* SpillStackID */
1512 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1513 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1514 offsetof(MipsRegisterClassStorage, SuperClasses[0]) - 5 * sizeof(MCRegisterClass),
1515 .SuperClassesSize: 1
1516 },
1517 {
1518 offsetof(MipsRegisterClassStorage, Regs[192]) - 6 * sizeof(MCRegisterClass),
1519 offsetof(MipsRegisterClassStorage, BitSets[136]) - 6 * sizeof(MCRegisterClass),
1520 .NameIdx: 109,
1521 .RegSizeInBits: 32,
1522 .RegsSize: 32,
1523 .RegSetSize: 23,
1524 .ID: Mips::FGR32CCRegClassID,
1525 .CopyCost: 1, /* CopyCost */
1526 .Allocatable: true, /* Allocatable */
1527 .BaseClass: false,
1528 offsetof(MipsRegisterClassStorage, SubClassMasks[27]) - 6 * sizeof(MCRegisterClass),
1529 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[9]) - 6 * sizeof(MCRegisterClass),
1530 .LaneMask: LaneBitmask(0x0000000000000001),
1531 .AllocationPriority: 0,
1532 .GlobalPriority: false,
1533 .TSFlags: 0x00, /* TSFlags */
1534 .SpillStackID: 0, /* SpillStackID */
1535 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1536 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1537 offsetof(MipsRegisterClassStorage, SuperClasses[1]) - 6 * sizeof(MCRegisterClass),
1538 .SuperClassesSize: 1
1539 },
1540 {
1541 offsetof(MipsRegisterClassStorage, Regs[224]) - 7 * sizeof(MCRegisterClass),
1542 offsetof(MipsRegisterClassStorage, BitSets[159]) - 7 * sizeof(MCRegisterClass),
1543 .NameIdx: 31,
1544 .RegSizeInBits: 32,
1545 .RegsSize: 32,
1546 .RegSetSize: 44,
1547 .ID: Mips::GPR32RegClassID,
1548 .CopyCost: 1, /* CopyCost */
1549 .Allocatable: true, /* Allocatable */
1550 .BaseClass: false,
1551 offsetof(MipsRegisterClassStorage, SubClassMasks[36]) - 7 * sizeof(MCRegisterClass),
1552 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 7 * sizeof(MCRegisterClass),
1553 .LaneMask: LaneBitmask(0x0000000000000001),
1554 .AllocationPriority: 0,
1555 .GlobalPriority: false,
1556 .TSFlags: 0x00, /* TSFlags */
1557 .SpillStackID: 0, /* SpillStackID */
1558 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1559 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1560 offsetof(MipsRegisterClassStorage, SuperClasses[2]) - 7 * sizeof(MCRegisterClass),
1561 .SuperClassesSize: 1
1562 },
1563 {
1564 offsetof(MipsRegisterClassStorage, Regs[256]) - 8 * sizeof(MCRegisterClass),
1565 offsetof(MipsRegisterClassStorage, BitSets[203]) - 8 * sizeof(MCRegisterClass),
1566 .NameIdx: 892,
1567 .RegSizeInBits: 32,
1568 .RegsSize: 32,
1569 .RegSetSize: 37,
1570 .ID: Mips::HWRegsRegClassID,
1571 .CopyCost: 1, /* CopyCost */
1572 .Allocatable: false, /* Allocatable */
1573 .BaseClass: false,
1574 offsetof(MipsRegisterClassStorage, SubClassMasks[42]) - 8 * sizeof(MCRegisterClass),
1575 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 8 * sizeof(MCRegisterClass),
1576 .LaneMask: LaneBitmask(0x0000000000000001),
1577 .AllocationPriority: 0,
1578 .GlobalPriority: false,
1579 .TSFlags: 0x00, /* TSFlags */
1580 .SpillStackID: 0, /* SpillStackID */
1581 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1582 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1583 offsetof(MipsRegisterClassStorage, SuperClasses[3]) - 8 * sizeof(MCRegisterClass),
1584 .SuperClassesSize: 0
1585 },
1586 {
1587 offsetof(MipsRegisterClassStorage, Regs[288]) - 9 * sizeof(MCRegisterClass),
1588 offsetof(MipsRegisterClassStorage, BitSets[240]) - 9 * sizeof(MCRegisterClass),
1589 .NameIdx: 659,
1590 .RegSizeInBits: 32,
1591 .RegsSize: 32,
1592 .RegSetSize: 41,
1593 .ID: Mips::MSACtrlRegClassID,
1594 .CopyCost: 1, /* CopyCost */
1595 .Allocatable: false, /* Allocatable */
1596 .BaseClass: false,
1597 offsetof(MipsRegisterClassStorage, SubClassMasks[45]) - 9 * sizeof(MCRegisterClass),
1598 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 9 * sizeof(MCRegisterClass),
1599 .LaneMask: LaneBitmask(0x0000000000000001),
1600 .AllocationPriority: 0,
1601 .GlobalPriority: false,
1602 .TSFlags: 0x00, /* TSFlags */
1603 .SpillStackID: 0, /* SpillStackID */
1604 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1605 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1606 offsetof(MipsRegisterClassStorage, SuperClasses[3]) - 9 * sizeof(MCRegisterClass),
1607 .SuperClassesSize: 0
1608 },
1609 {
1610 offsetof(MipsRegisterClassStorage, Regs[320]) - 10 * sizeof(MCRegisterClass),
1611 offsetof(MipsRegisterClassStorage, BitSets[281]) - 10 * sizeof(MCRegisterClass),
1612 .NameIdx: 214,
1613 .RegSizeInBits: 32,
1614 .RegsSize: 31,
1615 .RegSetSize: 44,
1616 .ID: Mips::GPR32NONZERORegClassID,
1617 .CopyCost: 1, /* CopyCost */
1618 .Allocatable: true, /* Allocatable */
1619 .BaseClass: false,
1620 offsetof(MipsRegisterClassStorage, SubClassMasks[48]) - 10 * sizeof(MCRegisterClass),
1621 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 10 * sizeof(MCRegisterClass),
1622 .LaneMask: LaneBitmask(0x0000000000000001),
1623 .AllocationPriority: 0,
1624 .GlobalPriority: false,
1625 .TSFlags: 0x00, /* TSFlags */
1626 .SpillStackID: 0, /* SpillStackID */
1627 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1628 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1629 offsetof(MipsRegisterClassStorage, SuperClasses[3]) - 10 * sizeof(MCRegisterClass),
1630 .SuperClassesSize: 2
1631 },
1632 {
1633 offsetof(MipsRegisterClassStorage, Regs[351]) - 11 * sizeof(MCRegisterClass),
1634 offsetof(MipsRegisterClassStorage, BitSets[325]) - 11 * sizeof(MCRegisterClass),
1635 .NameIdx: 273,
1636 .RegSizeInBits: 32,
1637 .RegsSize: 9,
1638 .RegSetSize: 44,
1639 .ID: Mips::CPU16RegsPlusSPRegClassID,
1640 .CopyCost: 1, /* CopyCost */
1641 .Allocatable: true, /* Allocatable */
1642 .BaseClass: false,
1643 offsetof(MipsRegisterClassStorage, SubClassMasks[54]) - 11 * sizeof(MCRegisterClass),
1644 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 11 * sizeof(MCRegisterClass),
1645 .LaneMask: LaneBitmask(0x0000000000000001),
1646 .AllocationPriority: 0,
1647 .GlobalPriority: false,
1648 .TSFlags: 0x00, /* TSFlags */
1649 .SpillStackID: 0, /* SpillStackID */
1650 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1651 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1652 offsetof(MipsRegisterClassStorage, SuperClasses[5]) - 11 * sizeof(MCRegisterClass),
1653 .SuperClassesSize: 3
1654 },
1655 {
1656 offsetof(MipsRegisterClassStorage, Regs[360]) - 12 * sizeof(MCRegisterClass),
1657 offsetof(MipsRegisterClassStorage, BitSets[369]) - 12 * sizeof(MCRegisterClass),
1658 .NameIdx: 882,
1659 .RegSizeInBits: 32,
1660 .RegsSize: 8,
1661 .RegSetSize: 44,
1662 .ID: Mips::CPU16RegsRegClassID,
1663 .CopyCost: 1, /* CopyCost */
1664 .Allocatable: true, /* Allocatable */
1665 .BaseClass: false,
1666 offsetof(MipsRegisterClassStorage, SubClassMasks[60]) - 12 * sizeof(MCRegisterClass),
1667 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 12 * sizeof(MCRegisterClass),
1668 .LaneMask: LaneBitmask(0x0000000000000001),
1669 .AllocationPriority: 0,
1670 .GlobalPriority: false,
1671 .TSFlags: 0x00, /* TSFlags */
1672 .SpillStackID: 0, /* SpillStackID */
1673 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1674 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1675 offsetof(MipsRegisterClassStorage, SuperClasses[8]) - 12 * sizeof(MCRegisterClass),
1676 .SuperClassesSize: 4
1677 },
1678 {
1679 offsetof(MipsRegisterClassStorage, Regs[368]) - 13 * sizeof(MCRegisterClass),
1680 offsetof(MipsRegisterClassStorage, BitSets[413]) - 13 * sizeof(MCRegisterClass),
1681 .NameIdx: 125,
1682 .RegSizeInBits: 32,
1683 .RegsSize: 8,
1684 .RegSetSize: 24,
1685 .ID: Mips::FCCRegClassID,
1686 .CopyCost: 1, /* CopyCost */
1687 .Allocatable: false, /* Allocatable */
1688 .BaseClass: false,
1689 offsetof(MipsRegisterClassStorage, SubClassMasks[66]) - 13 * sizeof(MCRegisterClass),
1690 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 13 * sizeof(MCRegisterClass),
1691 .LaneMask: LaneBitmask(0x0000000000000001),
1692 .AllocationPriority: 0,
1693 .GlobalPriority: false,
1694 .TSFlags: 0x00, /* TSFlags */
1695 .SpillStackID: 0, /* SpillStackID */
1696 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1697 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1698 offsetof(MipsRegisterClassStorage, SuperClasses[12]) - 13 * sizeof(MCRegisterClass),
1699 .SuperClassesSize: 0
1700 },
1701 {
1702 offsetof(MipsRegisterClassStorage, Regs[376]) - 14 * sizeof(MCRegisterClass),
1703 offsetof(MipsRegisterClassStorage, BitSets[437]) - 14 * sizeof(MCRegisterClass),
1704 .NameIdx: 86,
1705 .RegSizeInBits: 32,
1706 .RegsSize: 8,
1707 .RegSetSize: 44,
1708 .ID: Mips::GPRMM16RegClassID,
1709 .CopyCost: 1, /* CopyCost */
1710 .Allocatable: true, /* Allocatable */
1711 .BaseClass: false,
1712 offsetof(MipsRegisterClassStorage, SubClassMasks[69]) - 14 * sizeof(MCRegisterClass),
1713 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 14 * sizeof(MCRegisterClass),
1714 .LaneMask: LaneBitmask(0x0000000000000001),
1715 .AllocationPriority: 0,
1716 .GlobalPriority: false,
1717 .TSFlags: 0x00, /* TSFlags */
1718 .SpillStackID: 0, /* SpillStackID */
1719 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1720 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1721 offsetof(MipsRegisterClassStorage, SuperClasses[12]) - 14 * sizeof(MCRegisterClass),
1722 .SuperClassesSize: 5
1723 },
1724 {
1725 offsetof(MipsRegisterClassStorage, Regs[384]) - 15 * sizeof(MCRegisterClass),
1726 offsetof(MipsRegisterClassStorage, BitSets[481]) - 15 * sizeof(MCRegisterClass),
1727 .NameIdx: 336,
1728 .RegSizeInBits: 32,
1729 .RegsSize: 8,
1730 .RegSetSize: 44,
1731 .ID: Mips::GPRMM16MovePRegClassID,
1732 .CopyCost: 1, /* CopyCost */
1733 .Allocatable: true, /* Allocatable */
1734 .BaseClass: false,
1735 offsetof(MipsRegisterClassStorage, SubClassMasks[75]) - 15 * sizeof(MCRegisterClass),
1736 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 15 * sizeof(MCRegisterClass),
1737 .LaneMask: LaneBitmask(0x0000000000000001),
1738 .AllocationPriority: 0,
1739 .GlobalPriority: false,
1740 .TSFlags: 0x00, /* TSFlags */
1741 .SpillStackID: 0, /* SpillStackID */
1742 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1743 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1744 offsetof(MipsRegisterClassStorage, SuperClasses[17]) - 15 * sizeof(MCRegisterClass),
1745 .SuperClassesSize: 2
1746 },
1747 {
1748 offsetof(MipsRegisterClassStorage, Regs[392]) - 16 * sizeof(MCRegisterClass),
1749 offsetof(MipsRegisterClassStorage, BitSets[525]) - 16 * sizeof(MCRegisterClass),
1750 .NameIdx: 705,
1751 .RegSizeInBits: 32,
1752 .RegsSize: 8,
1753 .RegSetSize: 44,
1754 .ID: Mips::GPRMM16ZeroRegClassID,
1755 .CopyCost: 1, /* CopyCost */
1756 .Allocatable: true, /* Allocatable */
1757 .BaseClass: false,
1758 offsetof(MipsRegisterClassStorage, SubClassMasks[81]) - 16 * sizeof(MCRegisterClass),
1759 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 16 * sizeof(MCRegisterClass),
1760 .LaneMask: LaneBitmask(0x0000000000000001),
1761 .AllocationPriority: 0,
1762 .GlobalPriority: false,
1763 .TSFlags: 0x00, /* TSFlags */
1764 .SpillStackID: 0, /* SpillStackID */
1765 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1766 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1767 offsetof(MipsRegisterClassStorage, SuperClasses[19]) - 16 * sizeof(MCRegisterClass),
1768 .SuperClassesSize: 2
1769 },
1770 {
1771 offsetof(MipsRegisterClassStorage, Regs[400]) - 17 * sizeof(MCRegisterClass),
1772 offsetof(MipsRegisterClassStorage, BitSets[569]) - 17 * sizeof(MCRegisterClass),
1773 .NameIdx: 755,
1774 .RegSizeInBits: 32,
1775 .RegsSize: 7,
1776 .RegSetSize: 44,
1777 .ID: Mips::CPU16Regs_and_GPRMM16ZeroRegClassID,
1778 .CopyCost: 1, /* CopyCost */
1779 .Allocatable: true, /* Allocatable */
1780 .BaseClass: false,
1781 offsetof(MipsRegisterClassStorage, SubClassMasks[87]) - 17 * sizeof(MCRegisterClass),
1782 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 17 * sizeof(MCRegisterClass),
1783 .LaneMask: LaneBitmask(0x0000000000000001),
1784 .AllocationPriority: 0,
1785 .GlobalPriority: false,
1786 .TSFlags: 0x00, /* TSFlags */
1787 .SpillStackID: 0, /* SpillStackID */
1788 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1789 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1790 offsetof(MipsRegisterClassStorage, SuperClasses[21]) - 17 * sizeof(MCRegisterClass),
1791 .SuperClassesSize: 7
1792 },
1793 {
1794 offsetof(MipsRegisterClassStorage, Regs[407]) - 18 * sizeof(MCRegisterClass),
1795 offsetof(MipsRegisterClassStorage, BitSets[613]) - 18 * sizeof(MCRegisterClass),
1796 .NameIdx: 319,
1797 .RegSizeInBits: 32,
1798 .RegsSize: 7,
1799 .RegSetSize: 44,
1800 .ID: Mips::GPR32NONZERO_and_GPRMM16MovePRegClassID,
1801 .CopyCost: 1, /* CopyCost */
1802 .Allocatable: true, /* Allocatable */
1803 .BaseClass: false,
1804 offsetof(MipsRegisterClassStorage, SubClassMasks[93]) - 18 * sizeof(MCRegisterClass),
1805 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 18 * sizeof(MCRegisterClass),
1806 .LaneMask: LaneBitmask(0x0000000000000001),
1807 .AllocationPriority: 0,
1808 .GlobalPriority: false,
1809 .TSFlags: 0x00, /* TSFlags */
1810 .SpillStackID: 0, /* SpillStackID */
1811 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1812 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1813 offsetof(MipsRegisterClassStorage, SuperClasses[28]) - 18 * sizeof(MCRegisterClass),
1814 .SuperClassesSize: 4
1815 },
1816 {
1817 offsetof(MipsRegisterClassStorage, Regs[414]) - 19 * sizeof(MCRegisterClass),
1818 offsetof(MipsRegisterClassStorage, BitSets[657]) - 19 * sizeof(MCRegisterClass),
1819 .NameIdx: 483,
1820 .RegSizeInBits: 32,
1821 .RegsSize: 5,
1822 .RegSetSize: 42,
1823 .ID: Mips::GPRMM16MovePPairSecondRegClassID,
1824 .CopyCost: 1, /* CopyCost */
1825 .Allocatable: true, /* Allocatable */
1826 .BaseClass: false,
1827 offsetof(MipsRegisterClassStorage, SubClassMasks[99]) - 19 * sizeof(MCRegisterClass),
1828 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 19 * sizeof(MCRegisterClass),
1829 .LaneMask: LaneBitmask(0x0000000000000001),
1830 .AllocationPriority: 0,
1831 .GlobalPriority: false,
1832 .TSFlags: 0x00, /* TSFlags */
1833 .SpillStackID: 0, /* SpillStackID */
1834 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1835 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1836 offsetof(MipsRegisterClassStorage, SuperClasses[32]) - 19 * sizeof(MCRegisterClass),
1837 .SuperClassesSize: 3
1838 },
1839 {
1840 offsetof(MipsRegisterClassStorage, Regs[419]) - 20 * sizeof(MCRegisterClass),
1841 offsetof(MipsRegisterClassStorage, BitSets[699]) - 20 * sizeof(MCRegisterClass),
1842 .NameIdx: 370,
1843 .RegSizeInBits: 32,
1844 .RegsSize: 4,
1845 .RegSetSize: 44,
1846 .ID: Mips::CPU16Regs_and_GPRMM16MovePRegClassID,
1847 .CopyCost: 1, /* CopyCost */
1848 .Allocatable: true, /* Allocatable */
1849 .BaseClass: false,
1850 offsetof(MipsRegisterClassStorage, SubClassMasks[105]) - 20 * sizeof(MCRegisterClass),
1851 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 20 * sizeof(MCRegisterClass),
1852 .LaneMask: LaneBitmask(0x0000000000000001),
1853 .AllocationPriority: 0,
1854 .GlobalPriority: false,
1855 .TSFlags: 0x00, /* TSFlags */
1856 .SpillStackID: 0, /* SpillStackID */
1857 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1858 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1859 offsetof(MipsRegisterClassStorage, SuperClasses[35]) - 20 * sizeof(MCRegisterClass),
1860 .SuperClassesSize: 8
1861 },
1862 {
1863 offsetof(MipsRegisterClassStorage, Regs[423]) - 21 * sizeof(MCRegisterClass),
1864 offsetof(MipsRegisterClassStorage, BitSets[743]) - 21 * sizeof(MCRegisterClass),
1865 .NameIdx: 688,
1866 .RegSizeInBits: 32,
1867 .RegsSize: 4,
1868 .RegSetSize: 44,
1869 .ID: Mips::GPRMM16MoveP_and_GPRMM16ZeroRegClassID,
1870 .CopyCost: 1, /* CopyCost */
1871 .Allocatable: true, /* Allocatable */
1872 .BaseClass: false,
1873 offsetof(MipsRegisterClassStorage, SubClassMasks[111]) - 21 * sizeof(MCRegisterClass),
1874 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 21 * sizeof(MCRegisterClass),
1875 .LaneMask: LaneBitmask(0x0000000000000001),
1876 .AllocationPriority: 0,
1877 .GlobalPriority: false,
1878 .TSFlags: 0x00, /* TSFlags */
1879 .SpillStackID: 0, /* SpillStackID */
1880 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1881 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1882 offsetof(MipsRegisterClassStorage, SuperClasses[43]) - 21 * sizeof(MCRegisterClass),
1883 .SuperClassesSize: 4
1884 },
1885 {
1886 offsetof(MipsRegisterClassStorage, Regs[427]) - 22 * sizeof(MCRegisterClass),
1887 offsetof(MipsRegisterClassStorage, BitSets[787]) - 22 * sizeof(MCRegisterClass),
1888 .NameIdx: 227,
1889 .RegSizeInBits: 32,
1890 .RegsSize: 4,
1891 .RegSetSize: 33,
1892 .ID: Mips::HI32DSPRegClassID,
1893 .CopyCost: 1, /* CopyCost */
1894 .Allocatable: true, /* Allocatable */
1895 .BaseClass: false,
1896 offsetof(MipsRegisterClassStorage, SubClassMasks[117]) - 22 * sizeof(MCRegisterClass),
1897 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[12]) - 22 * sizeof(MCRegisterClass),
1898 .LaneMask: LaneBitmask(0x0000000000000001),
1899 .AllocationPriority: 0,
1900 .GlobalPriority: false,
1901 .TSFlags: 0x00, /* TSFlags */
1902 .SpillStackID: 0, /* SpillStackID */
1903 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1904 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1905 offsetof(MipsRegisterClassStorage, SuperClasses[47]) - 22 * sizeof(MCRegisterClass),
1906 .SuperClassesSize: 0
1907 },
1908 {
1909 offsetof(MipsRegisterClassStorage, Regs[431]) - 23 * sizeof(MCRegisterClass),
1910 offsetof(MipsRegisterClassStorage, BitSets[820]) - 23 * sizeof(MCRegisterClass),
1911 .NameIdx: 235,
1912 .RegSizeInBits: 32,
1913 .RegsSize: 4,
1914 .RegSetSize: 37,
1915 .ID: Mips::LO32DSPRegClassID,
1916 .CopyCost: 1, /* CopyCost */
1917 .Allocatable: true, /* Allocatable */
1918 .BaseClass: false,
1919 offsetof(MipsRegisterClassStorage, SubClassMasks[129]) - 23 * sizeof(MCRegisterClass),
1920 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[6]) - 23 * sizeof(MCRegisterClass),
1921 .LaneMask: LaneBitmask(0x0000000000000001),
1922 .AllocationPriority: 0,
1923 .GlobalPriority: false,
1924 .TSFlags: 0x00, /* TSFlags */
1925 .SpillStackID: 0, /* SpillStackID */
1926 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1927 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1928 offsetof(MipsRegisterClassStorage, SuperClasses[47]) - 23 * sizeof(MCRegisterClass),
1929 .SuperClassesSize: 0
1930 },
1931 {
1932 offsetof(MipsRegisterClassStorage, Regs[435]) - 24 * sizeof(MCRegisterClass),
1933 offsetof(MipsRegisterClassStorage, BitSets[857]) - 24 * sizeof(MCRegisterClass),
1934 .NameIdx: 469,
1935 .RegSizeInBits: 32,
1936 .RegsSize: 3,
1937 .RegSetSize: 4,
1938 .ID: Mips::CPU16Regs_and_GPRMM16MovePPairSecondRegClassID,
1939 .CopyCost: 1, /* CopyCost */
1940 .Allocatable: true, /* Allocatable */
1941 .BaseClass: false,
1942 offsetof(MipsRegisterClassStorage, SubClassMasks[138]) - 24 * sizeof(MCRegisterClass),
1943 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 24 * sizeof(MCRegisterClass),
1944 .LaneMask: LaneBitmask(0x0000000000000001),
1945 .AllocationPriority: 0,
1946 .GlobalPriority: false,
1947 .TSFlags: 0x00, /* TSFlags */
1948 .SpillStackID: 0, /* SpillStackID */
1949 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1950 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1951 offsetof(MipsRegisterClassStorage, SuperClasses[47]) - 24 * sizeof(MCRegisterClass),
1952 .SuperClassesSize: 9
1953 },
1954 {
1955 offsetof(MipsRegisterClassStorage, Regs[438]) - 25 * sizeof(MCRegisterClass),
1956 offsetof(MipsRegisterClassStorage, BitSets[861]) - 25 * sizeof(MCRegisterClass),
1957 .NameIdx: 933,
1958 .RegSizeInBits: 32,
1959 .RegsSize: 3,
1960 .RegSetSize: 4,
1961 .ID: Mips::GPRMM16MovePPairFirstRegClassID,
1962 .CopyCost: 1, /* CopyCost */
1963 .Allocatable: true, /* Allocatable */
1964 .BaseClass: false,
1965 offsetof(MipsRegisterClassStorage, SubClassMasks[144]) - 25 * sizeof(MCRegisterClass),
1966 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 25 * sizeof(MCRegisterClass),
1967 .LaneMask: LaneBitmask(0x0000000000000001),
1968 .AllocationPriority: 0,
1969 .GlobalPriority: false,
1970 .TSFlags: 0x00, /* TSFlags */
1971 .SpillStackID: 0, /* SpillStackID */
1972 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1973 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1974 offsetof(MipsRegisterClassStorage, SuperClasses[56]) - 25 * sizeof(MCRegisterClass),
1975 .SuperClassesSize: 8
1976 },
1977 {
1978 offsetof(MipsRegisterClassStorage, Regs[441]) - 26 * sizeof(MCRegisterClass),
1979 offsetof(MipsRegisterClassStorage, BitSets[865]) - 26 * sizeof(MCRegisterClass),
1980 .NameIdx: 738,
1981 .RegSizeInBits: 32,
1982 .RegsSize: 3,
1983 .RegSetSize: 44,
1984 .ID: Mips::GPRMM16MoveP_and_CPU16Regs_and_GPRMM16ZeroRegClassID,
1985 .CopyCost: 1, /* CopyCost */
1986 .Allocatable: true, /* Allocatable */
1987 .BaseClass: false,
1988 offsetof(MipsRegisterClassStorage, SubClassMasks[150]) - 26 * sizeof(MCRegisterClass),
1989 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 26 * sizeof(MCRegisterClass),
1990 .LaneMask: LaneBitmask(0x0000000000000001),
1991 .AllocationPriority: 0,
1992 .GlobalPriority: false,
1993 .TSFlags: 0x00, /* TSFlags */
1994 .SpillStackID: 0, /* SpillStackID */
1995 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1996 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1997 offsetof(MipsRegisterClassStorage, SuperClasses[64]) - 26 * sizeof(MCRegisterClass),
1998 .SuperClassesSize: 12
1999 },
2000 {
2001 offsetof(MipsRegisterClassStorage, Regs[444]) - 27 * sizeof(MCRegisterClass),
2002 offsetof(MipsRegisterClassStorage, BitSets[909]) - 27 * sizeof(MCRegisterClass),
2003 .NameIdx: 527,
2004 .RegSizeInBits: 32,
2005 .RegsSize: 2,
2006 .RegSetSize: 4,
2007 .ID: Mips::GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecondRegClassID,
2008 .CopyCost: 1, /* CopyCost */
2009 .Allocatable: true, /* Allocatable */
2010 .BaseClass: false,
2011 offsetof(MipsRegisterClassStorage, SubClassMasks[156]) - 27 * sizeof(MCRegisterClass),
2012 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 27 * sizeof(MCRegisterClass),
2013 .LaneMask: LaneBitmask(0x0000000000000001),
2014 .AllocationPriority: 0,
2015 .GlobalPriority: false,
2016 .TSFlags: 0x00, /* TSFlags */
2017 .SpillStackID: 0, /* SpillStackID */
2018 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2019 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2020 offsetof(MipsRegisterClassStorage, SuperClasses[76]) - 27 * sizeof(MCRegisterClass),
2021 .SuperClassesSize: 11
2022 },
2023 {
2024 offsetof(MipsRegisterClassStorage, Regs[446]) - 28 * sizeof(MCRegisterClass),
2025 offsetof(MipsRegisterClassStorage, BitSets[913]) - 28 * sizeof(MCRegisterClass),
2026 .NameIdx: 641,
2027 .RegSizeInBits: 32,
2028 .RegsSize: 1,
2029 .RegSetSize: 3,
2030 .ID: Mips::CPURARegRegClassID,
2031 .CopyCost: 1, /* CopyCost */
2032 .Allocatable: false, /* Allocatable */
2033 .BaseClass: false,
2034 offsetof(MipsRegisterClassStorage, SubClassMasks[162]) - 28 * sizeof(MCRegisterClass),
2035 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 28 * sizeof(MCRegisterClass),
2036 .LaneMask: LaneBitmask(0x0000000000000001),
2037 .AllocationPriority: 0,
2038 .GlobalPriority: false,
2039 .TSFlags: 0x00, /* TSFlags */
2040 .SpillStackID: 0, /* SpillStackID */
2041 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2042 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2043 offsetof(MipsRegisterClassStorage, SuperClasses[87]) - 28 * sizeof(MCRegisterClass),
2044 .SuperClassesSize: 3
2045 },
2046 {
2047 offsetof(MipsRegisterClassStorage, Regs[447]) - 29 * sizeof(MCRegisterClass),
2048 offsetof(MipsRegisterClassStorage, BitSets[916]) - 29 * sizeof(MCRegisterClass),
2049 .NameIdx: 650,
2050 .RegSizeInBits: 32,
2051 .RegsSize: 1,
2052 .RegSetSize: 3,
2053 .ID: Mips::CPUSPRegRegClassID,
2054 .CopyCost: 1, /* CopyCost */
2055 .Allocatable: false, /* Allocatable */
2056 .BaseClass: false,
2057 offsetof(MipsRegisterClassStorage, SubClassMasks[168]) - 29 * sizeof(MCRegisterClass),
2058 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 29 * sizeof(MCRegisterClass),
2059 .LaneMask: LaneBitmask(0x0000000000000001),
2060 .AllocationPriority: 0,
2061 .GlobalPriority: false,
2062 .TSFlags: 0x00, /* TSFlags */
2063 .SpillStackID: 0, /* SpillStackID */
2064 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2065 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2066 offsetof(MipsRegisterClassStorage, SuperClasses[90]) - 29 * sizeof(MCRegisterClass),
2067 .SuperClassesSize: 4
2068 },
2069 {
2070 offsetof(MipsRegisterClassStorage, Regs[448]) - 30 * sizeof(MCRegisterClass),
2071 offsetof(MipsRegisterClassStorage, BitSets[919]) - 30 * sizeof(MCRegisterClass),
2072 .NameIdx: 129,
2073 .RegSizeInBits: 32,
2074 .RegsSize: 1,
2075 .RegSetSize: 1,
2076 .ID: Mips::DSPCCRegClassID,
2077 .CopyCost: 1, /* CopyCost */
2078 .Allocatable: true, /* Allocatable */
2079 .BaseClass: false,
2080 offsetof(MipsRegisterClassStorage, SubClassMasks[174]) - 30 * sizeof(MCRegisterClass),
2081 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 30 * sizeof(MCRegisterClass),
2082 .LaneMask: LaneBitmask(0x0000000000000001),
2083 .AllocationPriority: 0,
2084 .GlobalPriority: false,
2085 .TSFlags: 0x00, /* TSFlags */
2086 .SpillStackID: 0, /* SpillStackID */
2087 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2088 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2089 offsetof(MipsRegisterClassStorage, SuperClasses[94]) - 30 * sizeof(MCRegisterClass),
2090 .SuperClassesSize: 0
2091 },
2092 {
2093 offsetof(MipsRegisterClassStorage, Regs[449]) - 31 * sizeof(MCRegisterClass),
2094 offsetof(MipsRegisterClassStorage, BitSets[920]) - 31 * sizeof(MCRegisterClass),
2095 .NameIdx: 15,
2096 .RegSizeInBits: 32,
2097 .RegsSize: 1,
2098 .RegSetSize: 2,
2099 .ID: Mips::GP32RegClassID,
2100 .CopyCost: 1, /* CopyCost */
2101 .Allocatable: false, /* Allocatable */
2102 .BaseClass: false,
2103 offsetof(MipsRegisterClassStorage, SubClassMasks[177]) - 31 * sizeof(MCRegisterClass),
2104 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 31 * sizeof(MCRegisterClass),
2105 .LaneMask: LaneBitmask(0x0000000000000001),
2106 .AllocationPriority: 0,
2107 .GlobalPriority: false,
2108 .TSFlags: 0x00, /* TSFlags */
2109 .SpillStackID: 0, /* SpillStackID */
2110 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2111 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2112 offsetof(MipsRegisterClassStorage, SuperClasses[94]) - 31 * sizeof(MCRegisterClass),
2113 .SuperClassesSize: 3
2114 },
2115 {
2116 offsetof(MipsRegisterClassStorage, Regs[450]) - 32 * sizeof(MCRegisterClass),
2117 offsetof(MipsRegisterClassStorage, BitSets[922]) - 32 * sizeof(MCRegisterClass),
2118 .NameIdx: 183,
2119 .RegSizeInBits: 32,
2120 .RegsSize: 1,
2121 .RegSetSize: 3,
2122 .ID: Mips::GPR32ZERORegClassID,
2123 .CopyCost: 1, /* CopyCost */
2124 .Allocatable: true, /* Allocatable */
2125 .BaseClass: false,
2126 offsetof(MipsRegisterClassStorage, SubClassMasks[183]) - 32 * sizeof(MCRegisterClass),
2127 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 32 * sizeof(MCRegisterClass),
2128 .LaneMask: LaneBitmask(0x0000000000000001),
2129 .AllocationPriority: 0,
2130 .GlobalPriority: false,
2131 .TSFlags: 0x00, /* TSFlags */
2132 .SpillStackID: 0, /* SpillStackID */
2133 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2134 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2135 offsetof(MipsRegisterClassStorage, SuperClasses[97]) - 32 * sizeof(MCRegisterClass),
2136 .SuperClassesSize: 5
2137 },
2138 {
2139 offsetof(MipsRegisterClassStorage, Regs[451]) - 33 * sizeof(MCRegisterClass),
2140 offsetof(MipsRegisterClassStorage, BitSets[925]) - 33 * sizeof(MCRegisterClass),
2141 .NameIdx: 5,
2142 .RegSizeInBits: 32,
2143 .RegsSize: 1,
2144 .RegSetSize: 32,
2145 .ID: Mips::HI32RegClassID,
2146 .CopyCost: 1, /* CopyCost */
2147 .Allocatable: true, /* Allocatable */
2148 .BaseClass: false,
2149 offsetof(MipsRegisterClassStorage, SubClassMasks[189]) - 33 * sizeof(MCRegisterClass),
2150 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[12]) - 33 * sizeof(MCRegisterClass),
2151 .LaneMask: LaneBitmask(0x0000000000000001),
2152 .AllocationPriority: 0,
2153 .GlobalPriority: false,
2154 .TSFlags: 0x00, /* TSFlags */
2155 .SpillStackID: 0, /* SpillStackID */
2156 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2157 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2158 offsetof(MipsRegisterClassStorage, SuperClasses[102]) - 33 * sizeof(MCRegisterClass),
2159 .SuperClassesSize: 1
2160 },
2161 {
2162 offsetof(MipsRegisterClassStorage, Regs[452]) - 34 * sizeof(MCRegisterClass),
2163 offsetof(MipsRegisterClassStorage, BitSets[957]) - 34 * sizeof(MCRegisterClass),
2164 .NameIdx: 10,
2165 .RegSizeInBits: 32,
2166 .RegsSize: 1,
2167 .RegSetSize: 37,
2168 .ID: Mips::LO32RegClassID,
2169 .CopyCost: 1, /* CopyCost */
2170 .Allocatable: true, /* Allocatable */
2171 .BaseClass: false,
2172 offsetof(MipsRegisterClassStorage, SubClassMasks[201]) - 34 * sizeof(MCRegisterClass),
2173 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[6]) - 34 * sizeof(MCRegisterClass),
2174 .LaneMask: LaneBitmask(0x0000000000000001),
2175 .AllocationPriority: 0,
2176 .GlobalPriority: false,
2177 .TSFlags: 0x00, /* TSFlags */
2178 .SpillStackID: 0, /* SpillStackID */
2179 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2180 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2181 offsetof(MipsRegisterClassStorage, SuperClasses[103]) - 34 * sizeof(MCRegisterClass),
2182 .SuperClassesSize: 1
2183 },
2184 {
2185 offsetof(MipsRegisterClassStorage, Regs[453]) - 35 * sizeof(MCRegisterClass),
2186 offsetof(MipsRegisterClassStorage, BitSets[994]) - 35 * sizeof(MCRegisterClass),
2187 .NameIdx: 20,
2188 .RegSizeInBits: 32,
2189 .RegsSize: 1,
2190 .RegSetSize: 3,
2191 .ID: Mips::SP32RegClassID,
2192 .CopyCost: 1, /* CopyCost */
2193 .Allocatable: false, /* Allocatable */
2194 .BaseClass: false,
2195 offsetof(MipsRegisterClassStorage, SubClassMasks[210]) - 35 * sizeof(MCRegisterClass),
2196 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 35 * sizeof(MCRegisterClass),
2197 .LaneMask: LaneBitmask(0x0000000000000001),
2198 .AllocationPriority: 0,
2199 .GlobalPriority: false,
2200 .TSFlags: 0x00, /* TSFlags */
2201 .SpillStackID: 0, /* SpillStackID */
2202 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2203 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2204 offsetof(MipsRegisterClassStorage, SuperClasses[104]) - 35 * sizeof(MCRegisterClass),
2205 .SuperClassesSize: 5
2206 },
2207 {
2208 offsetof(MipsRegisterClassStorage, Regs[454]) - 36 * sizeof(MCRegisterClass),
2209 offsetof(MipsRegisterClassStorage, BitSets[997]) - 36 * sizeof(MCRegisterClass),
2210 .NameIdx: 117,
2211 .RegSizeInBits: 32,
2212 .RegsSize: 32,
2213 .RegSetSize: 53,
2214 .ID: Mips::FGR64CCRegClassID,
2215 .CopyCost: 1, /* CopyCost */
2216 .Allocatable: true, /* Allocatable */
2217 .BaseClass: false,
2218 offsetof(MipsRegisterClassStorage, SubClassMasks[216]) - 36 * sizeof(MCRegisterClass),
2219 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[2]) - 36 * sizeof(MCRegisterClass),
2220 .LaneMask: LaneBitmask(0x0000000000000041),
2221 .AllocationPriority: 0,
2222 .GlobalPriority: false,
2223 .TSFlags: 0x00, /* TSFlags */
2224 .SpillStackID: 0, /* SpillStackID */
2225 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2226 .CoveredBySubRegs: true, /* CoveredBySubRegs */
2227 offsetof(MipsRegisterClassStorage, SuperClasses[109]) - 36 * sizeof(MCRegisterClass),
2228 .SuperClassesSize: 0
2229 },
2230 {
2231 offsetof(MipsRegisterClassStorage, Regs[486]) - 37 * sizeof(MCRegisterClass),
2232 offsetof(MipsRegisterClassStorage, BitSets[1050]) - 37 * sizeof(MCRegisterClass),
2233 .NameIdx: 74,
2234 .RegSizeInBits: 64,
2235 .RegsSize: 32,
2236 .RegSetSize: 53,
2237 .ID: Mips::FGR64RegClassID,
2238 .CopyCost: 1, /* CopyCost */
2239 .Allocatable: true, /* Allocatable */
2240 .BaseClass: false,
2241 offsetof(MipsRegisterClassStorage, SubClassMasks[222]) - 37 * sizeof(MCRegisterClass),
2242 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[2]) - 37 * sizeof(MCRegisterClass),
2243 .LaneMask: LaneBitmask(0x0000000000000041),
2244 .AllocationPriority: 0,
2245 .GlobalPriority: false,
2246 .TSFlags: 0x00, /* TSFlags */
2247 .SpillStackID: 0, /* SpillStackID */
2248 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2249 .CoveredBySubRegs: true, /* CoveredBySubRegs */
2250 offsetof(MipsRegisterClassStorage, SuperClasses[109]) - 37 * sizeof(MCRegisterClass),
2251 .SuperClassesSize: 1
2252 },
2253 {
2254 offsetof(MipsRegisterClassStorage, Regs[518]) - 38 * sizeof(MCRegisterClass),
2255 offsetof(MipsRegisterClassStorage, BitSets[1103]) - 38 * sizeof(MCRegisterClass),
2256 .NameIdx: 80,
2257 .RegSizeInBits: 64,
2258 .RegsSize: 32,
2259 .RegSetSize: 56,
2260 .ID: Mips::GPR64RegClassID,
2261 .CopyCost: 1, /* CopyCost */
2262 .Allocatable: true, /* Allocatable */
2263 .BaseClass: false,
2264 offsetof(MipsRegisterClassStorage, SubClassMasks[228]) - 38 * sizeof(MCRegisterClass),
2265 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 38 * sizeof(MCRegisterClass),
2266 .LaneMask: LaneBitmask(0x0000000000000001),
2267 .AllocationPriority: 0,
2268 .GlobalPriority: false,
2269 .TSFlags: 0x00, /* TSFlags */
2270 .SpillStackID: 0, /* SpillStackID */
2271 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2272 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2273 offsetof(MipsRegisterClassStorage, SuperClasses[110]) - 38 * sizeof(MCRegisterClass),
2274 .SuperClassesSize: 0
2275 },
2276 {
2277 offsetof(MipsRegisterClassStorage, Regs[550]) - 39 * sizeof(MCRegisterClass),
2278 offsetof(MipsRegisterClassStorage, BitSets[1159]) - 39 * sizeof(MCRegisterClass),
2279 .NameIdx: 193,
2280 .RegSizeInBits: 64,
2281 .RegsSize: 31,
2282 .RegSetSize: 56,
2283 .ID: Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID,
2284 .CopyCost: 1, /* CopyCost */
2285 .Allocatable: true, /* Allocatable */
2286 .BaseClass: false,
2287 offsetof(MipsRegisterClassStorage, SubClassMasks[231]) - 39 * sizeof(MCRegisterClass),
2288 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 39 * sizeof(MCRegisterClass),
2289 .LaneMask: LaneBitmask(0x0000000000000001),
2290 .AllocationPriority: 0,
2291 .GlobalPriority: false,
2292 .TSFlags: 0x00, /* TSFlags */
2293 .SpillStackID: 0, /* SpillStackID */
2294 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2295 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2296 offsetof(MipsRegisterClassStorage, SuperClasses[110]) - 39 * sizeof(MCRegisterClass),
2297 .SuperClassesSize: 1
2298 },
2299 {
2300 offsetof(MipsRegisterClassStorage, Regs[581]) - 40 * sizeof(MCRegisterClass),
2301 offsetof(MipsRegisterClassStorage, BitSets[1215]) - 40 * sizeof(MCRegisterClass),
2302 .NameIdx: 73,
2303 .RegSizeInBits: 64,
2304 .RegsSize: 16,
2305 .RegSetSize: 18,
2306 .ID: Mips::AFGR64RegClassID,
2307 .CopyCost: 1, /* CopyCost */
2308 .Allocatable: true, /* Allocatable */
2309 .BaseClass: false,
2310 offsetof(MipsRegisterClassStorage, SubClassMasks[234]) - 40 * sizeof(MCRegisterClass),
2311 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 40 * sizeof(MCRegisterClass),
2312 .LaneMask: LaneBitmask(0x0000000000000041),
2313 .AllocationPriority: 0,
2314 .GlobalPriority: false,
2315 .TSFlags: 0x00, /* TSFlags */
2316 .SpillStackID: 0, /* SpillStackID */
2317 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2318 .CoveredBySubRegs: true, /* CoveredBySubRegs */
2319 offsetof(MipsRegisterClassStorage, SuperClasses[111]) - 40 * sizeof(MCRegisterClass),
2320 .SuperClassesSize: 0
2321 },
2322 {
2323 offsetof(MipsRegisterClassStorage, Regs[597]) - 41 * sizeof(MCRegisterClass),
2324 offsetof(MipsRegisterClassStorage, BitSets[1233]) - 41 * sizeof(MCRegisterClass),
2325 .NameIdx: 252,
2326 .RegSizeInBits: 64,
2327 .RegsSize: 9,
2328 .RegSetSize: 56,
2329 .ID: Mips::GPR64_with_sub_32_in_CPU16RegsPlusSPRegClassID,
2330 .CopyCost: 1, /* CopyCost */
2331 .Allocatable: true, /* Allocatable */
2332 .BaseClass: false,
2333 offsetof(MipsRegisterClassStorage, SubClassMasks[237]) - 41 * sizeof(MCRegisterClass),
2334 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 41 * sizeof(MCRegisterClass),
2335 .LaneMask: LaneBitmask(0x0000000000000001),
2336 .AllocationPriority: 0,
2337 .GlobalPriority: false,
2338 .TSFlags: 0x00, /* TSFlags */
2339 .SpillStackID: 0, /* SpillStackID */
2340 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2341 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2342 offsetof(MipsRegisterClassStorage, SuperClasses[111]) - 41 * sizeof(MCRegisterClass),
2343 .SuperClassesSize: 2
2344 },
2345 {
2346 offsetof(MipsRegisterClassStorage, Regs[606]) - 42 * sizeof(MCRegisterClass),
2347 offsetof(MipsRegisterClassStorage, BitSets[1289]) - 42 * sizeof(MCRegisterClass),
2348 .NameIdx: 861,
2349 .RegSizeInBits: 64,
2350 .RegsSize: 8,
2351 .RegSetSize: 56,
2352 .ID: Mips::GPR64_with_sub_32_in_CPU16RegsRegClassID,
2353 .CopyCost: 1, /* CopyCost */
2354 .Allocatable: true, /* Allocatable */
2355 .BaseClass: false,
2356 offsetof(MipsRegisterClassStorage, SubClassMasks[240]) - 42 * sizeof(MCRegisterClass),
2357 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 42 * sizeof(MCRegisterClass),
2358 .LaneMask: LaneBitmask(0x0000000000000001),
2359 .AllocationPriority: 0,
2360 .GlobalPriority: false,
2361 .TSFlags: 0x00, /* TSFlags */
2362 .SpillStackID: 0, /* SpillStackID */
2363 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2364 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2365 offsetof(MipsRegisterClassStorage, SuperClasses[113]) - 42 * sizeof(MCRegisterClass),
2366 .SuperClassesSize: 3
2367 },
2368 {
2369 offsetof(MipsRegisterClassStorage, Regs[614]) - 43 * sizeof(MCRegisterClass),
2370 offsetof(MipsRegisterClassStorage, BitSets[1345]) - 43 * sizeof(MCRegisterClass),
2371 .NameIdx: 397,
2372 .RegSizeInBits: 64,
2373 .RegsSize: 8,
2374 .RegSetSize: 56,
2375 .ID: Mips::GPR64_with_sub_32_in_GPRMM16MovePRegClassID,
2376 .CopyCost: 1, /* CopyCost */
2377 .Allocatable: true, /* Allocatable */
2378 .BaseClass: false,
2379 offsetof(MipsRegisterClassStorage, SubClassMasks[243]) - 43 * sizeof(MCRegisterClass),
2380 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 43 * sizeof(MCRegisterClass),
2381 .LaneMask: LaneBitmask(0x0000000000000001),
2382 .AllocationPriority: 0,
2383 .GlobalPriority: false,
2384 .TSFlags: 0x00, /* TSFlags */
2385 .SpillStackID: 0, /* SpillStackID */
2386 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2387 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2388 offsetof(MipsRegisterClassStorage, SuperClasses[116]) - 43 * sizeof(MCRegisterClass),
2389 .SuperClassesSize: 1
2390 },
2391 {
2392 offsetof(MipsRegisterClassStorage, Regs[622]) - 44 * sizeof(MCRegisterClass),
2393 offsetof(MipsRegisterClassStorage, BitSets[1401]) - 44 * sizeof(MCRegisterClass),
2394 .NameIdx: 828,
2395 .RegSizeInBits: 64,
2396 .RegsSize: 8,
2397 .RegSetSize: 56,
2398 .ID: Mips::GPR64_with_sub_32_in_GPRMM16ZeroRegClassID,
2399 .CopyCost: 1, /* CopyCost */
2400 .Allocatable: true, /* Allocatable */
2401 .BaseClass: false,
2402 offsetof(MipsRegisterClassStorage, SubClassMasks[246]) - 44 * sizeof(MCRegisterClass),
2403 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 44 * sizeof(MCRegisterClass),
2404 .LaneMask: LaneBitmask(0x0000000000000001),
2405 .AllocationPriority: 0,
2406 .GlobalPriority: false,
2407 .TSFlags: 0x00, /* TSFlags */
2408 .SpillStackID: 0, /* SpillStackID */
2409 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2410 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2411 offsetof(MipsRegisterClassStorage, SuperClasses[117]) - 44 * sizeof(MCRegisterClass),
2412 .SuperClassesSize: 1
2413 },
2414 {
2415 offsetof(MipsRegisterClassStorage, Regs[630]) - 45 * sizeof(MCRegisterClass),
2416 offsetof(MipsRegisterClassStorage, BitSets[1457]) - 45 * sizeof(MCRegisterClass),
2417 .NameIdx: 781,
2418 .RegSizeInBits: 64,
2419 .RegsSize: 7,
2420 .RegSetSize: 56,
2421 .ID: Mips::GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16ZeroRegClassID,
2422 .CopyCost: 1, /* CopyCost */
2423 .Allocatable: true, /* Allocatable */
2424 .BaseClass: false,
2425 offsetof(MipsRegisterClassStorage, SubClassMasks[249]) - 45 * sizeof(MCRegisterClass),
2426 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 45 * sizeof(MCRegisterClass),
2427 .LaneMask: LaneBitmask(0x0000000000000001),
2428 .AllocationPriority: 0,
2429 .GlobalPriority: false,
2430 .TSFlags: 0x00, /* TSFlags */
2431 .SpillStackID: 0, /* SpillStackID */
2432 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2433 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2434 offsetof(MipsRegisterClassStorage, SuperClasses[118]) - 45 * sizeof(MCRegisterClass),
2435 .SuperClassesSize: 5
2436 },
2437 {
2438 offsetof(MipsRegisterClassStorage, Regs[637]) - 46 * sizeof(MCRegisterClass),
2439 offsetof(MipsRegisterClassStorage, BitSets[1513]) - 46 * sizeof(MCRegisterClass),
2440 .NameIdx: 298,
2441 .RegSizeInBits: 64,
2442 .RegsSize: 7,
2443 .RegSetSize: 56,
2444 .ID: Mips::GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MovePRegClassID,
2445 .CopyCost: 1, /* CopyCost */
2446 .Allocatable: true, /* Allocatable */
2447 .BaseClass: false,
2448 offsetof(MipsRegisterClassStorage, SubClassMasks[252]) - 46 * sizeof(MCRegisterClass),
2449 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 46 * sizeof(MCRegisterClass),
2450 .LaneMask: LaneBitmask(0x0000000000000001),
2451 .AllocationPriority: 0,
2452 .GlobalPriority: false,
2453 .TSFlags: 0x00, /* TSFlags */
2454 .SpillStackID: 0, /* SpillStackID */
2455 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2456 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2457 offsetof(MipsRegisterClassStorage, SuperClasses[123]) - 46 * sizeof(MCRegisterClass),
2458 .SuperClassesSize: 3
2459 },
2460 {
2461 offsetof(MipsRegisterClassStorage, Regs[644]) - 47 * sizeof(MCRegisterClass),
2462 offsetof(MipsRegisterClassStorage, BitSets[1569]) - 47 * sizeof(MCRegisterClass),
2463 .NameIdx: 576,
2464 .RegSizeInBits: 64,
2465 .RegsSize: 5,
2466 .RegSetSize: 54,
2467 .ID: Mips::GPR64_with_sub_32_in_GPRMM16MovePPairSecondRegClassID,
2468 .CopyCost: 1, /* CopyCost */
2469 .Allocatable: true, /* Allocatable */
2470 .BaseClass: false,
2471 offsetof(MipsRegisterClassStorage, SubClassMasks[255]) - 47 * sizeof(MCRegisterClass),
2472 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 47 * sizeof(MCRegisterClass),
2473 .LaneMask: LaneBitmask(0x0000000000000001),
2474 .AllocationPriority: 0,
2475 .GlobalPriority: false,
2476 .TSFlags: 0x00, /* TSFlags */
2477 .SpillStackID: 0, /* SpillStackID */
2478 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2479 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2480 offsetof(MipsRegisterClassStorage, SuperClasses[126]) - 47 * sizeof(MCRegisterClass),
2481 .SuperClassesSize: 2
2482 },
2483 {
2484 offsetof(MipsRegisterClassStorage, Regs[649]) - 48 * sizeof(MCRegisterClass),
2485 offsetof(MipsRegisterClassStorage, BitSets[1623]) - 48 * sizeof(MCRegisterClass),
2486 .NameIdx: 243,
2487 .RegSizeInBits: 64,
2488 .RegsSize: 4,
2489 .RegSetSize: 4,
2490 .ID: Mips::ACC64DSPRegClassID,
2491 .CopyCost: 1, /* CopyCost */
2492 .Allocatable: true, /* Allocatable */
2493 .BaseClass: false,
2494 offsetof(MipsRegisterClassStorage, SubClassMasks[258]) - 48 * sizeof(MCRegisterClass),
2495 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[16]) - 48 * sizeof(MCRegisterClass),
2496 .LaneMask: LaneBitmask(0x0000000000000041),
2497 .AllocationPriority: 0,
2498 .GlobalPriority: false,
2499 .TSFlags: 0x00, /* TSFlags */
2500 .SpillStackID: 0, /* SpillStackID */
2501 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2502 .CoveredBySubRegs: true, /* CoveredBySubRegs */
2503 offsetof(MipsRegisterClassStorage, SuperClasses[128]) - 48 * sizeof(MCRegisterClass),
2504 .SuperClassesSize: 0
2505 },
2506 {
2507 offsetof(MipsRegisterClassStorage, Regs[653]) - 49 * sizeof(MCRegisterClass),
2508 offsetof(MipsRegisterClassStorage, BitSets[1627]) - 49 * sizeof(MCRegisterClass),
2509 .NameIdx: 349,
2510 .RegSizeInBits: 64,
2511 .RegsSize: 4,
2512 .RegSetSize: 56,
2513 .ID: Mips::GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePRegClassID,
2514 .CopyCost: 1, /* CopyCost */
2515 .Allocatable: true, /* Allocatable */
2516 .BaseClass: false,
2517 offsetof(MipsRegisterClassStorage, SubClassMasks[264]) - 49 * sizeof(MCRegisterClass),
2518 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 49 * sizeof(MCRegisterClass),
2519 .LaneMask: LaneBitmask(0x0000000000000001),
2520 .AllocationPriority: 0,
2521 .GlobalPriority: false,
2522 .TSFlags: 0x00, /* TSFlags */
2523 .SpillStackID: 0, /* SpillStackID */
2524 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2525 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2526 offsetof(MipsRegisterClassStorage, SuperClasses[128]) - 49 * sizeof(MCRegisterClass),
2527 .SuperClassesSize: 6
2528 },
2529 {
2530 offsetof(MipsRegisterClassStorage, Regs[657]) - 50 * sizeof(MCRegisterClass),
2531 offsetof(MipsRegisterClassStorage, BitSets[1683]) - 50 * sizeof(MCRegisterClass),
2532 .NameIdx: 667,
2533 .RegSizeInBits: 64,
2534 .RegsSize: 4,
2535 .RegSetSize: 56,
2536 .ID: Mips::GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16ZeroRegClassID,
2537 .CopyCost: 1, /* CopyCost */
2538 .Allocatable: true, /* Allocatable */
2539 .BaseClass: false,
2540 offsetof(MipsRegisterClassStorage, SubClassMasks[267]) - 50 * sizeof(MCRegisterClass),
2541 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 50 * sizeof(MCRegisterClass),
2542 .LaneMask: LaneBitmask(0x0000000000000001),
2543 .AllocationPriority: 0,
2544 .GlobalPriority: false,
2545 .TSFlags: 0x00, /* TSFlags */
2546 .SpillStackID: 0, /* SpillStackID */
2547 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2548 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2549 offsetof(MipsRegisterClassStorage, SuperClasses[134]) - 50 * sizeof(MCRegisterClass),
2550 .SuperClassesSize: 3
2551 },
2552 {
2553 offsetof(MipsRegisterClassStorage, Regs[661]) - 51 * sizeof(MCRegisterClass),
2554 offsetof(MipsRegisterClassStorage, BitSets[1739]) - 51 * sizeof(MCRegisterClass),
2555 .NameIdx: 448,
2556 .RegSizeInBits: 64,
2557 .RegsSize: 3,
2558 .RegSetSize: 48,
2559 .ID: Mips::GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePPairSecondRegClassID,
2560 .CopyCost: 1, /* CopyCost */
2561 .Allocatable: true, /* Allocatable */
2562 .BaseClass: false,
2563 offsetof(MipsRegisterClassStorage, SubClassMasks[270]) - 51 * sizeof(MCRegisterClass),
2564 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 51 * sizeof(MCRegisterClass),
2565 .LaneMask: LaneBitmask(0x0000000000000001),
2566 .AllocationPriority: 0,
2567 .GlobalPriority: false,
2568 .TSFlags: 0x00, /* TSFlags */
2569 .SpillStackID: 0, /* SpillStackID */
2570 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2571 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2572 offsetof(MipsRegisterClassStorage, SuperClasses[137]) - 51 * sizeof(MCRegisterClass),
2573 .SuperClassesSize: 7
2574 },
2575 {
2576 offsetof(MipsRegisterClassStorage, Regs[664]) - 52 * sizeof(MCRegisterClass),
2577 offsetof(MipsRegisterClassStorage, BitSets[1787]) - 52 * sizeof(MCRegisterClass),
2578 .NameIdx: 912,
2579 .RegSizeInBits: 64,
2580 .RegsSize: 3,
2581 .RegSetSize: 48,
2582 .ID: Mips::GPR64_with_sub_32_in_GPRMM16MovePPairFirstRegClassID,
2583 .CopyCost: 1, /* CopyCost */
2584 .Allocatable: true, /* Allocatable */
2585 .BaseClass: false,
2586 offsetof(MipsRegisterClassStorage, SubClassMasks[273]) - 52 * sizeof(MCRegisterClass),
2587 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 52 * sizeof(MCRegisterClass),
2588 .LaneMask: LaneBitmask(0x0000000000000001),
2589 .AllocationPriority: 0,
2590 .GlobalPriority: false,
2591 .TSFlags: 0x00, /* TSFlags */
2592 .SpillStackID: 0, /* SpillStackID */
2593 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2594 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2595 offsetof(MipsRegisterClassStorage, SuperClasses[144]) - 52 * sizeof(MCRegisterClass),
2596 .SuperClassesSize: 6
2597 },
2598 {
2599 offsetof(MipsRegisterClassStorage, Regs[667]) - 53 * sizeof(MCRegisterClass),
2600 offsetof(MipsRegisterClassStorage, BitSets[1835]) - 53 * sizeof(MCRegisterClass),
2601 .NameIdx: 717,
2602 .RegSizeInBits: 64,
2603 .RegsSize: 3,
2604 .RegSetSize: 56,
2605 .ID: Mips::GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16ZeroRegClassID,
2606 .CopyCost: 1, /* CopyCost */
2607 .Allocatable: true, /* Allocatable */
2608 .BaseClass: false,
2609 offsetof(MipsRegisterClassStorage, SubClassMasks[276]) - 53 * sizeof(MCRegisterClass),
2610 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 53 * sizeof(MCRegisterClass),
2611 .LaneMask: LaneBitmask(0x0000000000000001),
2612 .AllocationPriority: 0,
2613 .GlobalPriority: false,
2614 .TSFlags: 0x00, /* TSFlags */
2615 .SpillStackID: 0, /* SpillStackID */
2616 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2617 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2618 offsetof(MipsRegisterClassStorage, SuperClasses[150]) - 53 * sizeof(MCRegisterClass),
2619 .SuperClassesSize: 10
2620 },
2621 {
2622 offsetof(MipsRegisterClassStorage, Regs[670]) - 54 * sizeof(MCRegisterClass),
2623 offsetof(MipsRegisterClassStorage, BitSets[1891]) - 54 * sizeof(MCRegisterClass),
2624 .NameIdx: 151,
2625 .RegSizeInBits: 64,
2626 .RegsSize: 3,
2627 .RegSetSize: 38,
2628 .ID: Mips::OCTEON_MPLRegClassID,
2629 .CopyCost: 1, /* CopyCost */
2630 .Allocatable: false, /* Allocatable */
2631 .BaseClass: false,
2632 offsetof(MipsRegisterClassStorage, SubClassMasks[279]) - 54 * sizeof(MCRegisterClass),
2633 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 54 * sizeof(MCRegisterClass),
2634 .LaneMask: LaneBitmask(0x0000000000000001),
2635 .AllocationPriority: 0,
2636 .GlobalPriority: false,
2637 .TSFlags: 0x00, /* TSFlags */
2638 .SpillStackID: 0, /* SpillStackID */
2639 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2640 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2641 offsetof(MipsRegisterClassStorage, SuperClasses[160]) - 54 * sizeof(MCRegisterClass),
2642 .SuperClassesSize: 0
2643 },
2644 {
2645 offsetof(MipsRegisterClassStorage, Regs[673]) - 55 * sizeof(MCRegisterClass),
2646 offsetof(MipsRegisterClassStorage, BitSets[1929]) - 55 * sizeof(MCRegisterClass),
2647 .NameIdx: 289,
2648 .RegSizeInBits: 64,
2649 .RegsSize: 3,
2650 .RegSetSize: 41,
2651 .ID: Mips::OCTEON_PRegClassID,
2652 .CopyCost: 1, /* CopyCost */
2653 .Allocatable: false, /* Allocatable */
2654 .BaseClass: false,
2655 offsetof(MipsRegisterClassStorage, SubClassMasks[282]) - 55 * sizeof(MCRegisterClass),
2656 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 55 * sizeof(MCRegisterClass),
2657 .LaneMask: LaneBitmask(0x0000000000000001),
2658 .AllocationPriority: 0,
2659 .GlobalPriority: false,
2660 .TSFlags: 0x00, /* TSFlags */
2661 .SpillStackID: 0, /* SpillStackID */
2662 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2663 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2664 offsetof(MipsRegisterClassStorage, SuperClasses[160]) - 55 * sizeof(MCRegisterClass),
2665 .SuperClassesSize: 0
2666 },
2667 {
2668 offsetof(MipsRegisterClassStorage, Regs[676]) - 56 * sizeof(MCRegisterClass),
2669 offsetof(MipsRegisterClassStorage, BitSets[1970]) - 56 * sizeof(MCRegisterClass),
2670 .NameIdx: 506,
2671 .RegSizeInBits: 64,
2672 .RegsSize: 2,
2673 .RegSetSize: 48,
2674 .ID: Mips::GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecondRegClassID,
2675 .CopyCost: 1, /* CopyCost */
2676 .Allocatable: true, /* Allocatable */
2677 .BaseClass: false,
2678 offsetof(MipsRegisterClassStorage, SubClassMasks[285]) - 56 * sizeof(MCRegisterClass),
2679 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 56 * sizeof(MCRegisterClass),
2680 .LaneMask: LaneBitmask(0x0000000000000001),
2681 .AllocationPriority: 0,
2682 .GlobalPriority: false,
2683 .TSFlags: 0x00, /* TSFlags */
2684 .SpillStackID: 0, /* SpillStackID */
2685 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2686 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2687 offsetof(MipsRegisterClassStorage, SuperClasses[160]) - 56 * sizeof(MCRegisterClass),
2688 .SuperClassesSize: 9
2689 },
2690 {
2691 offsetof(MipsRegisterClassStorage, Regs[678]) - 57 * sizeof(MCRegisterClass),
2692 offsetof(MipsRegisterClassStorage, BitSets[2018]) - 57 * sizeof(MCRegisterClass),
2693 .NameIdx: 47,
2694 .RegSizeInBits: 64,
2695 .RegsSize: 1,
2696 .RegSetSize: 4,
2697 .ID: Mips::ACC64RegClassID,
2698 .CopyCost: 1, /* CopyCost */
2699 .Allocatable: true, /* Allocatable */
2700 .BaseClass: false,
2701 offsetof(MipsRegisterClassStorage, SubClassMasks[288]) - 57 * sizeof(MCRegisterClass),
2702 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[16]) - 57 * sizeof(MCRegisterClass),
2703 .LaneMask: LaneBitmask(0x0000000000000041),
2704 .AllocationPriority: 0,
2705 .GlobalPriority: false,
2706 .TSFlags: 0x00, /* TSFlags */
2707 .SpillStackID: 0, /* SpillStackID */
2708 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2709 .CoveredBySubRegs: true, /* CoveredBySubRegs */
2710 offsetof(MipsRegisterClassStorage, SuperClasses[169]) - 57 * sizeof(MCRegisterClass),
2711 .SuperClassesSize: 1
2712 },
2713 {
2714 offsetof(MipsRegisterClassStorage, Regs[679]) - 58 * sizeof(MCRegisterClass),
2715 offsetof(MipsRegisterClassStorage, BitSets[2022]) - 58 * sizeof(MCRegisterClass),
2716 .NameIdx: 63,
2717 .RegSizeInBits: 64,
2718 .RegsSize: 1,
2719 .RegSetSize: 32,
2720 .ID: Mips::GP64RegClassID,
2721 .CopyCost: 1, /* CopyCost */
2722 .Allocatable: false, /* Allocatable */
2723 .BaseClass: false,
2724 offsetof(MipsRegisterClassStorage, SubClassMasks[294]) - 58 * sizeof(MCRegisterClass),
2725 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 58 * sizeof(MCRegisterClass),
2726 .LaneMask: LaneBitmask(0x0000000000000001),
2727 .AllocationPriority: 0,
2728 .GlobalPriority: false,
2729 .TSFlags: 0x00, /* TSFlags */
2730 .SpillStackID: 0, /* SpillStackID */
2731 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2732 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2733 offsetof(MipsRegisterClassStorage, SuperClasses[170]) - 58 * sizeof(MCRegisterClass),
2734 .SuperClassesSize: 2
2735 },
2736 {
2737 offsetof(MipsRegisterClassStorage, Regs[680]) - 59 * sizeof(MCRegisterClass),
2738 offsetof(MipsRegisterClassStorage, BitSets[2054]) - 59 * sizeof(MCRegisterClass),
2739 .NameIdx: 620,
2740 .RegSizeInBits: 64,
2741 .RegsSize: 1,
2742 .RegSetSize: 41,
2743 .ID: Mips::GPR64_with_sub_32_in_CPURARegRegClassID,
2744 .CopyCost: 1, /* CopyCost */
2745 .Allocatable: true, /* Allocatable */
2746 .BaseClass: false,
2747 offsetof(MipsRegisterClassStorage, SubClassMasks[297]) - 59 * sizeof(MCRegisterClass),
2748 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 59 * sizeof(MCRegisterClass),
2749 .LaneMask: LaneBitmask(0x0000000000000001),
2750 .AllocationPriority: 0,
2751 .GlobalPriority: false,
2752 .TSFlags: 0x00, /* TSFlags */
2753 .SpillStackID: 0, /* SpillStackID */
2754 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2755 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2756 offsetof(MipsRegisterClassStorage, SuperClasses[172]) - 59 * sizeof(MCRegisterClass),
2757 .SuperClassesSize: 2
2758 },
2759 {
2760 offsetof(MipsRegisterClassStorage, Regs[681]) - 60 * sizeof(MCRegisterClass),
2761 offsetof(MipsRegisterClassStorage, BitSets[2095]) - 60 * sizeof(MCRegisterClass),
2762 .NameIdx: 162,
2763 .RegSizeInBits: 64,
2764 .RegsSize: 1,
2765 .RegSetSize: 48,
2766 .ID: Mips::GPR64_with_sub_32_in_GPR32ZERORegClassID,
2767 .CopyCost: 1, /* CopyCost */
2768 .Allocatable: true, /* Allocatable */
2769 .BaseClass: false,
2770 offsetof(MipsRegisterClassStorage, SubClassMasks[300]) - 60 * sizeof(MCRegisterClass),
2771 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 60 * sizeof(MCRegisterClass),
2772 .LaneMask: LaneBitmask(0x0000000000000001),
2773 .AllocationPriority: 0,
2774 .GlobalPriority: false,
2775 .TSFlags: 0x00, /* TSFlags */
2776 .SpillStackID: 0, /* SpillStackID */
2777 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2778 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2779 offsetof(MipsRegisterClassStorage, SuperClasses[174]) - 60 * sizeof(MCRegisterClass),
2780 .SuperClassesSize: 4
2781 },
2782 {
2783 offsetof(MipsRegisterClassStorage, Regs[682]) - 61 * sizeof(MCRegisterClass),
2784 offsetof(MipsRegisterClassStorage, BitSets[2143]) - 61 * sizeof(MCRegisterClass),
2785 .NameIdx: 53,
2786 .RegSizeInBits: 64,
2787 .RegsSize: 1,
2788 .RegSetSize: 53,
2789 .ID: Mips::HI64RegClassID,
2790 .CopyCost: 1, /* CopyCost */
2791 .Allocatable: true, /* Allocatable */
2792 .BaseClass: false,
2793 offsetof(MipsRegisterClassStorage, SubClassMasks[303]) - 61 * sizeof(MCRegisterClass),
2794 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[4]) - 61 * sizeof(MCRegisterClass),
2795 .LaneMask: LaneBitmask(0x0000000000000001),
2796 .AllocationPriority: 0,
2797 .GlobalPriority: false,
2798 .TSFlags: 0x00, /* TSFlags */
2799 .SpillStackID: 0, /* SpillStackID */
2800 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2801 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2802 offsetof(MipsRegisterClassStorage, SuperClasses[178]) - 61 * sizeof(MCRegisterClass),
2803 .SuperClassesSize: 0
2804 },
2805 {
2806 offsetof(MipsRegisterClassStorage, Regs[683]) - 62 * sizeof(MCRegisterClass),
2807 offsetof(MipsRegisterClassStorage, BitSets[2196]) - 62 * sizeof(MCRegisterClass),
2808 .NameIdx: 58,
2809 .RegSizeInBits: 64,
2810 .RegsSize: 1,
2811 .RegSetSize: 53,
2812 .ID: Mips::LO64RegClassID,
2813 .CopyCost: 1, /* CopyCost */
2814 .Allocatable: true, /* Allocatable */
2815 .BaseClass: false,
2816 offsetof(MipsRegisterClassStorage, SubClassMasks[309]) - 62 * sizeof(MCRegisterClass),
2817 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[7]) - 62 * sizeof(MCRegisterClass),
2818 .LaneMask: LaneBitmask(0x0000000000000001),
2819 .AllocationPriority: 0,
2820 .GlobalPriority: false,
2821 .TSFlags: 0x00, /* TSFlags */
2822 .SpillStackID: 0, /* SpillStackID */
2823 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2824 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2825 offsetof(MipsRegisterClassStorage, SuperClasses[178]) - 62 * sizeof(MCRegisterClass),
2826 .SuperClassesSize: 0
2827 },
2828 {
2829 offsetof(MipsRegisterClassStorage, Regs[684]) - 63 * sizeof(MCRegisterClass),
2830 offsetof(MipsRegisterClassStorage, BitSets[2249]) - 63 * sizeof(MCRegisterClass),
2831 .NameIdx: 68,
2832 .RegSizeInBits: 64,
2833 .RegsSize: 1,
2834 .RegSetSize: 42,
2835 .ID: Mips::SP64RegClassID,
2836 .CopyCost: 1, /* CopyCost */
2837 .Allocatable: false, /* Allocatable */
2838 .BaseClass: false,
2839 offsetof(MipsRegisterClassStorage, SubClassMasks[315]) - 63 * sizeof(MCRegisterClass),
2840 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 63 * sizeof(MCRegisterClass),
2841 .LaneMask: LaneBitmask(0x0000000000000001),
2842 .AllocationPriority: 0,
2843 .GlobalPriority: false,
2844 .TSFlags: 0x00, /* TSFlags */
2845 .SpillStackID: 0, /* SpillStackID */
2846 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2847 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2848 offsetof(MipsRegisterClassStorage, SuperClasses[178]) - 63 * sizeof(MCRegisterClass),
2849 .SuperClassesSize: 3
2850 },
2851 {
2852 offsetof(MipsRegisterClassStorage, Regs[685]) - 64 * sizeof(MCRegisterClass),
2853 offsetof(MipsRegisterClassStorage, BitSets[2291]) - 64 * sizeof(MCRegisterClass),
2854 .NameIdx: 101,
2855 .RegSizeInBits: 128,
2856 .RegsSize: 32,
2857 .RegSetSize: 48,
2858 .ID: Mips::MSA128BRegClassID,
2859 .CopyCost: 1, /* CopyCost */
2860 .Allocatable: true, /* Allocatable */
2861 .BaseClass: false,
2862 offsetof(MipsRegisterClassStorage, SubClassMasks[318]) - 64 * sizeof(MCRegisterClass),
2863 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 64 * sizeof(MCRegisterClass),
2864 .LaneMask: LaneBitmask(0x0000000000000041),
2865 .AllocationPriority: 0,
2866 .GlobalPriority: false,
2867 .TSFlags: 0x00, /* TSFlags */
2868 .SpillStackID: 0, /* SpillStackID */
2869 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2870 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2871 offsetof(MipsRegisterClassStorage, SuperClasses[181]) - 64 * sizeof(MCRegisterClass),
2872 .SuperClassesSize: 3
2873 },
2874 {
2875 offsetof(MipsRegisterClassStorage, Regs[717]) - 65 * sizeof(MCRegisterClass),
2876 offsetof(MipsRegisterClassStorage, BitSets[2339]) - 65 * sizeof(MCRegisterClass),
2877 .NameIdx: 135,
2878 .RegSizeInBits: 128,
2879 .RegsSize: 32,
2880 .RegSetSize: 48,
2881 .ID: Mips::MSA128DRegClassID,
2882 .CopyCost: 1, /* CopyCost */
2883 .Allocatable: true, /* Allocatable */
2884 .BaseClass: false,
2885 offsetof(MipsRegisterClassStorage, SubClassMasks[321]) - 65 * sizeof(MCRegisterClass),
2886 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 65 * sizeof(MCRegisterClass),
2887 .LaneMask: LaneBitmask(0x0000000000000041),
2888 .AllocationPriority: 0,
2889 .GlobalPriority: false,
2890 .TSFlags: 0x00, /* TSFlags */
2891 .SpillStackID: 0, /* SpillStackID */
2892 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2893 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2894 offsetof(MipsRegisterClassStorage, SuperClasses[184]) - 65 * sizeof(MCRegisterClass),
2895 .SuperClassesSize: 3
2896 },
2897 {
2898 offsetof(MipsRegisterClassStorage, Regs[749]) - 66 * sizeof(MCRegisterClass),
2899 offsetof(MipsRegisterClassStorage, BitSets[2387]) - 66 * sizeof(MCRegisterClass),
2900 .NameIdx: 143,
2901 .RegSizeInBits: 128,
2902 .RegsSize: 32,
2903 .RegSetSize: 48,
2904 .ID: Mips::MSA128HRegClassID,
2905 .CopyCost: 1, /* CopyCost */
2906 .Allocatable: true, /* Allocatable */
2907 .BaseClass: false,
2908 offsetof(MipsRegisterClassStorage, SubClassMasks[324]) - 66 * sizeof(MCRegisterClass),
2909 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 66 * sizeof(MCRegisterClass),
2910 .LaneMask: LaneBitmask(0x0000000000000041),
2911 .AllocationPriority: 0,
2912 .GlobalPriority: false,
2913 .TSFlags: 0x00, /* TSFlags */
2914 .SpillStackID: 0, /* SpillStackID */
2915 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2916 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2917 offsetof(MipsRegisterClassStorage, SuperClasses[187]) - 66 * sizeof(MCRegisterClass),
2918 .SuperClassesSize: 3
2919 },
2920 {
2921 offsetof(MipsRegisterClassStorage, Regs[781]) - 67 * sizeof(MCRegisterClass),
2922 offsetof(MipsRegisterClassStorage, BitSets[2435]) - 67 * sizeof(MCRegisterClass),
2923 .NameIdx: 440,
2924 .RegSizeInBits: 128,
2925 .RegsSize: 32,
2926 .RegSetSize: 48,
2927 .ID: Mips::MSA128WRegClassID,
2928 .CopyCost: 1, /* CopyCost */
2929 .Allocatable: true, /* Allocatable */
2930 .BaseClass: false,
2931 offsetof(MipsRegisterClassStorage, SubClassMasks[327]) - 67 * sizeof(MCRegisterClass),
2932 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 67 * sizeof(MCRegisterClass),
2933 .LaneMask: LaneBitmask(0x0000000000000041),
2934 .AllocationPriority: 0,
2935 .GlobalPriority: false,
2936 .TSFlags: 0x00, /* TSFlags */
2937 .SpillStackID: 0, /* SpillStackID */
2938 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2939 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2940 offsetof(MipsRegisterClassStorage, SuperClasses[190]) - 67 * sizeof(MCRegisterClass),
2941 .SuperClassesSize: 3
2942 },
2943 {
2944 offsetof(MipsRegisterClassStorage, Regs[813]) - 68 * sizeof(MCRegisterClass),
2945 offsetof(MipsRegisterClassStorage, BitSets[2483]) - 68 * sizeof(MCRegisterClass),
2946 .NameIdx: 899,
2947 .RegSizeInBits: 128,
2948 .RegsSize: 16,
2949 .RegSetSize: 48,
2950 .ID: Mips::MSA128WEvensRegClassID,
2951 .CopyCost: 1, /* CopyCost */
2952 .Allocatable: true, /* Allocatable */
2953 .BaseClass: false,
2954 offsetof(MipsRegisterClassStorage, SubClassMasks[330]) - 68 * sizeof(MCRegisterClass),
2955 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 68 * sizeof(MCRegisterClass),
2956 .LaneMask: LaneBitmask(0x0000000000000041),
2957 .AllocationPriority: 0,
2958 .GlobalPriority: false,
2959 .TSFlags: 0x00, /* TSFlags */
2960 .SpillStackID: 0, /* SpillStackID */
2961 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2962 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2963 offsetof(MipsRegisterClassStorage, SuperClasses[193]) - 68 * sizeof(MCRegisterClass),
2964 .SuperClassesSize: 4
2965 },
2966 {
2967 offsetof(MipsRegisterClassStorage, Regs[829]) - 69 * sizeof(MCRegisterClass),
2968 offsetof(MipsRegisterClassStorage, BitSets[2531]) - 69 * sizeof(MCRegisterClass),
2969 .NameIdx: 94,
2970 .RegSizeInBits: 128,
2971 .RegsSize: 1,
2972 .RegSetSize: 49,
2973 .ID: Mips::ACC128RegClassID,
2974 .CopyCost: 1, /* CopyCost */
2975 .Allocatable: true, /* Allocatable */
2976 .BaseClass: false,
2977 offsetof(MipsRegisterClassStorage, SubClassMasks[333]) - 69 * sizeof(MCRegisterClass),
2978 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 69 * sizeof(MCRegisterClass),
2979 .LaneMask: LaneBitmask(0x0000000000000041),
2980 .AllocationPriority: 0,
2981 .GlobalPriority: false,
2982 .TSFlags: 0x00, /* TSFlags */
2983 .SpillStackID: 0, /* SpillStackID */
2984 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2985 .CoveredBySubRegs: true, /* CoveredBySubRegs */
2986 offsetof(MipsRegisterClassStorage, SuperClasses[197]) - 69 * sizeof(MCRegisterClass),
2987 .SuperClassesSize: 0
2988 },
2989 },
2990 .Regs: {
2991 /* 0 */ Mips::FCR0, Mips::FCR1, Mips::FCR2, Mips::FCR3, Mips::FCR4, Mips::FCR5, Mips::FCR6, Mips::FCR7, Mips::FCR8, Mips::FCR9, Mips::FCR10, Mips::FCR11, Mips::FCR12, Mips::FCR13, Mips::FCR14, Mips::FCR15, Mips::FCR16, Mips::FCR17, Mips::FCR18, Mips::FCR19, Mips::FCR20, Mips::FCR21, Mips::FCR22, Mips::FCR23, Mips::FCR24, Mips::FCR25, Mips::FCR26, Mips::FCR27, Mips::FCR28, Mips::FCR29, Mips::FCR30, Mips::FCR31,
2992 /* 32 */ Mips::COP00, Mips::COP01, Mips::COP02, Mips::COP03, Mips::COP04, Mips::COP05, Mips::COP06, Mips::COP07, Mips::COP08, Mips::COP09, Mips::COP010, Mips::COP011, Mips::COP012, Mips::COP013, Mips::COP014, Mips::COP015, Mips::COP016, Mips::COP017, Mips::COP018, Mips::COP019, Mips::COP020, Mips::COP021, Mips::COP022, Mips::COP023, Mips::COP024, Mips::COP025, Mips::COP026, Mips::COP027, Mips::COP028, Mips::COP029, Mips::COP030, Mips::COP031,
2993 /* 64 */ Mips::COP20, Mips::COP21, Mips::COP22, Mips::COP23, Mips::COP24, Mips::COP25, Mips::COP26, Mips::COP27, Mips::COP28, Mips::COP29, Mips::COP210, Mips::COP211, Mips::COP212, Mips::COP213, Mips::COP214, Mips::COP215, Mips::COP216, Mips::COP217, Mips::COP218, Mips::COP219, Mips::COP220, Mips::COP221, Mips::COP222, Mips::COP223, Mips::COP224, Mips::COP225, Mips::COP226, Mips::COP227, Mips::COP228, Mips::COP229, Mips::COP230, Mips::COP231,
2994 /* 96 */ Mips::COP30, Mips::COP31, Mips::COP32, Mips::COP33, Mips::COP34, Mips::COP35, Mips::COP36, Mips::COP37, Mips::COP38, Mips::COP39, Mips::COP310, Mips::COP311, Mips::COP312, Mips::COP313, Mips::COP314, Mips::COP315, Mips::COP316, Mips::COP317, Mips::COP318, Mips::COP319, Mips::COP320, Mips::COP321, Mips::COP322, Mips::COP323, Mips::COP324, Mips::COP325, Mips::COP326, Mips::COP327, Mips::COP328, Mips::COP329, Mips::COP330, Mips::COP331,
2995 /* 128 */ Mips::ZERO, Mips::AT, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3, Mips::T4, Mips::T5, Mips::T6, Mips::T7, Mips::S0, Mips::S1, Mips::S2, Mips::S3, Mips::S4, Mips::S5, Mips::S6, Mips::S7, Mips::T8, Mips::T9, Mips::K0, Mips::K1, Mips::GP, Mips::SP, Mips::FP, Mips::RA,
2996 /* 160 */ Mips::F0, Mips::F1, Mips::F2, Mips::F3, Mips::F4, Mips::F5, Mips::F6, Mips::F7, Mips::F8, Mips::F9, Mips::F10, Mips::F11, Mips::F12, Mips::F13, Mips::F14, Mips::F15, Mips::F16, Mips::F17, Mips::F18, Mips::F19, Mips::F20, Mips::F21, Mips::F22, Mips::F23, Mips::F24, Mips::F25, Mips::F26, Mips::F27, Mips::F28, Mips::F29, Mips::F30, Mips::F31,
2997 /* 192 */ Mips::F0, Mips::F1, Mips::F2, Mips::F3, Mips::F4, Mips::F5, Mips::F6, Mips::F7, Mips::F8, Mips::F9, Mips::F10, Mips::F11, Mips::F12, Mips::F13, Mips::F14, Mips::F15, Mips::F16, Mips::F17, Mips::F18, Mips::F19, Mips::F20, Mips::F21, Mips::F22, Mips::F23, Mips::F24, Mips::F25, Mips::F26, Mips::F27, Mips::F28, Mips::F29, Mips::F30, Mips::F31,
2998 /* 224 */ Mips::ZERO, Mips::AT, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3, Mips::T4, Mips::T5, Mips::T6, Mips::T7, Mips::S0, Mips::S1, Mips::S2, Mips::S3, Mips::S4, Mips::S5, Mips::S6, Mips::S7, Mips::T8, Mips::T9, Mips::K0, Mips::K1, Mips::GP, Mips::SP, Mips::FP, Mips::RA,
2999 /* 256 */ Mips::HWR0, Mips::HWR1, Mips::HWR2, Mips::HWR3, Mips::HWR4, Mips::HWR5, Mips::HWR6, Mips::HWR7, Mips::HWR8, Mips::HWR9, Mips::HWR10, Mips::HWR11, Mips::HWR12, Mips::HWR13, Mips::HWR14, Mips::HWR15, Mips::HWR16, Mips::HWR17, Mips::HWR18, Mips::HWR19, Mips::HWR20, Mips::HWR21, Mips::HWR22, Mips::HWR23, Mips::HWR24, Mips::HWR25, Mips::HWR26, Mips::HWR27, Mips::HWR28, Mips::HWR29, Mips::HWR30, Mips::HWR31,
3000 /* 288 */ Mips::MSAIR, Mips::MSACSR, Mips::MSAAccess, Mips::MSASave, Mips::MSAModify, Mips::MSARequest, Mips::MSAMap, Mips::MSAUnmap, Mips::MSA8, Mips::MSA9, Mips::MSA10, Mips::MSA11, Mips::MSA12, Mips::MSA13, Mips::MSA14, Mips::MSA15, Mips::MSA16, Mips::MSA17, Mips::MSA18, Mips::MSA19, Mips::MSA20, Mips::MSA21, Mips::MSA22, Mips::MSA23, Mips::MSA24, Mips::MSA25, Mips::MSA26, Mips::MSA27, Mips::MSA28, Mips::MSA29, Mips::MSA30, Mips::MSA31,
3001 /* 320 */ Mips::AT, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3, Mips::T4, Mips::T5, Mips::T6, Mips::T7, Mips::S0, Mips::S1, Mips::S2, Mips::S3, Mips::S4, Mips::S5, Mips::S6, Mips::S7, Mips::T8, Mips::T9, Mips::K0, Mips::K1, Mips::GP, Mips::SP, Mips::FP, Mips::RA,
3002 /* 351 */ Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::S0, Mips::S1, Mips::SP,
3003 /* 360 */ Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::S0, Mips::S1,
3004 /* 368 */ Mips::FCC0, Mips::FCC1, Mips::FCC2, Mips::FCC3, Mips::FCC4, Mips::FCC5, Mips::FCC6, Mips::FCC7,
3005 /* 376 */ Mips::S0, Mips::S1, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3,
3006 /* 384 */ Mips::ZERO, Mips::S1, Mips::V0, Mips::V1, Mips::S0, Mips::S2, Mips::S3, Mips::S4,
3007 /* 392 */ Mips::ZERO, Mips::S1, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3,
3008 /* 400 */ Mips::S1, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3,
3009 /* 407 */ Mips::S1, Mips::V0, Mips::V1, Mips::S0, Mips::S2, Mips::S3, Mips::S4,
3010 /* 414 */ Mips::A1, Mips::A2, Mips::A3, Mips::S5, Mips::S6,
3011 /* 419 */ Mips::S1, Mips::V0, Mips::V1, Mips::S0,
3012 /* 423 */ Mips::ZERO, Mips::S1, Mips::V0, Mips::V1,
3013 /* 427 */ Mips::HI0, Mips::HI1, Mips::HI2, Mips::HI3,
3014 /* 431 */ Mips::LO0, Mips::LO1, Mips::LO2, Mips::LO3,
3015 /* 435 */ Mips::A1, Mips::A2, Mips::A3,
3016 /* 438 */ Mips::A0, Mips::A1, Mips::A2,
3017 /* 441 */ Mips::S1, Mips::V0, Mips::V1,
3018 /* 444 */ Mips::A1, Mips::A2,
3019 /* 446 */ Mips::RA,
3020 /* 447 */ Mips::SP,
3021 /* 448 */ Mips::DSPCCond,
3022 /* 449 */ Mips::GP,
3023 /* 450 */ Mips::ZERO,
3024 /* 451 */ Mips::HI0,
3025 /* 452 */ Mips::LO0,
3026 /* 453 */ Mips::SP,
3027 /* 454 */ Mips::D0_64, Mips::D1_64, Mips::D2_64, Mips::D3_64, Mips::D4_64, Mips::D5_64, Mips::D6_64, Mips::D7_64, Mips::D8_64, Mips::D9_64, Mips::D10_64, Mips::D11_64, Mips::D12_64, Mips::D13_64, Mips::D14_64, Mips::D15_64, Mips::D16_64, Mips::D17_64, Mips::D18_64, Mips::D19_64, Mips::D20_64, Mips::D21_64, Mips::D22_64, Mips::D23_64, Mips::D24_64, Mips::D25_64, Mips::D26_64, Mips::D27_64, Mips::D28_64, Mips::D29_64, Mips::D30_64, Mips::D31_64,
3028 /* 486 */ Mips::D0_64, Mips::D1_64, Mips::D2_64, Mips::D3_64, Mips::D4_64, Mips::D5_64, Mips::D6_64, Mips::D7_64, Mips::D8_64, Mips::D9_64, Mips::D10_64, Mips::D11_64, Mips::D12_64, Mips::D13_64, Mips::D14_64, Mips::D15_64, Mips::D16_64, Mips::D17_64, Mips::D18_64, Mips::D19_64, Mips::D20_64, Mips::D21_64, Mips::D22_64, Mips::D23_64, Mips::D24_64, Mips::D25_64, Mips::D26_64, Mips::D27_64, Mips::D28_64, Mips::D29_64, Mips::D30_64, Mips::D31_64,
3029 /* 518 */ Mips::ZERO_64, Mips::AT_64, Mips::V0_64, Mips::V1_64, Mips::A0_64, Mips::A1_64, Mips::A2_64, Mips::A3_64, Mips::T0_64, Mips::T1_64, Mips::T2_64, Mips::T3_64, Mips::T4_64, Mips::T5_64, Mips::T6_64, Mips::T7_64, Mips::S0_64, Mips::S1_64, Mips::S2_64, Mips::S3_64, Mips::S4_64, Mips::S5_64, Mips::S6_64, Mips::S7_64, Mips::T8_64, Mips::T9_64, Mips::K0_64, Mips::K1_64, Mips::GP_64, Mips::SP_64, Mips::FP_64, Mips::RA_64,
3030 /* 550 */ Mips::AT_64, Mips::V0_64, Mips::V1_64, Mips::A0_64, Mips::A1_64, Mips::A2_64, Mips::A3_64, Mips::T0_64, Mips::T1_64, Mips::T2_64, Mips::T3_64, Mips::T4_64, Mips::T5_64, Mips::T6_64, Mips::T7_64, Mips::S0_64, Mips::S1_64, Mips::S2_64, Mips::S3_64, Mips::S4_64, Mips::S5_64, Mips::S6_64, Mips::S7_64, Mips::T8_64, Mips::T9_64, Mips::K0_64, Mips::K1_64, Mips::GP_64, Mips::SP_64, Mips::FP_64, Mips::RA_64,
3031 /* 581 */ Mips::D0, Mips::D1, Mips::D2, Mips::D3, Mips::D4, Mips::D5, Mips::D6, Mips::D7, Mips::D8, Mips::D9, Mips::D10, Mips::D11, Mips::D12, Mips::D13, Mips::D14, Mips::D15,
3032 /* 597 */ Mips::V0_64, Mips::V1_64, Mips::A0_64, Mips::A1_64, Mips::A2_64, Mips::A3_64, Mips::S0_64, Mips::S1_64, Mips::SP_64,
3033 /* 606 */ Mips::V0_64, Mips::V1_64, Mips::A0_64, Mips::A1_64, Mips::A2_64, Mips::A3_64, Mips::S0_64, Mips::S1_64,
3034 /* 614 */ Mips::ZERO_64, Mips::V0_64, Mips::V1_64, Mips::S0_64, Mips::S1_64, Mips::S2_64, Mips::S3_64, Mips::S4_64,
3035 /* 622 */ Mips::ZERO_64, Mips::V0_64, Mips::V1_64, Mips::A0_64, Mips::A1_64, Mips::A2_64, Mips::A3_64, Mips::S1_64,
3036 /* 630 */ Mips::V0_64, Mips::V1_64, Mips::A0_64, Mips::A1_64, Mips::A2_64, Mips::A3_64, Mips::S1_64,
3037 /* 637 */ Mips::V0_64, Mips::V1_64, Mips::S0_64, Mips::S1_64, Mips::S2_64, Mips::S3_64, Mips::S4_64,
3038 /* 644 */ Mips::A1_64, Mips::A2_64, Mips::A3_64, Mips::S5_64, Mips::S6_64,
3039 /* 649 */ Mips::AC0, Mips::AC1, Mips::AC2, Mips::AC3,
3040 /* 653 */ Mips::V0_64, Mips::V1_64, Mips::S0_64, Mips::S1_64,
3041 /* 657 */ Mips::ZERO_64, Mips::V0_64, Mips::V1_64, Mips::S1_64,
3042 /* 661 */ Mips::A1_64, Mips::A2_64, Mips::A3_64,
3043 /* 664 */ Mips::A0_64, Mips::A1_64, Mips::A2_64,
3044 /* 667 */ Mips::V0_64, Mips::V1_64, Mips::S1_64,
3045 /* 670 */ Mips::MPL0, Mips::MPL1, Mips::MPL2,
3046 /* 673 */ Mips::P0, Mips::P1, Mips::P2,
3047 /* 676 */ Mips::A1_64, Mips::A2_64,
3048 /* 678 */ Mips::AC0,
3049 /* 679 */ Mips::GP_64,
3050 /* 680 */ Mips::RA_64,
3051 /* 681 */ Mips::ZERO_64,
3052 /* 682 */ Mips::HI0_64,
3053 /* 683 */ Mips::LO0_64,
3054 /* 684 */ Mips::SP_64,
3055 /* 685 */ Mips::W0, Mips::W1, Mips::W2, Mips::W3, Mips::W4, Mips::W5, Mips::W6, Mips::W7, Mips::W8, Mips::W9, Mips::W10, Mips::W11, Mips::W12, Mips::W13, Mips::W14, Mips::W15, Mips::W16, Mips::W17, Mips::W18, Mips::W19, Mips::W20, Mips::W21, Mips::W22, Mips::W23, Mips::W24, Mips::W25, Mips::W26, Mips::W27, Mips::W28, Mips::W29, Mips::W30, Mips::W31,
3056 /* 717 */ Mips::W0, Mips::W1, Mips::W2, Mips::W3, Mips::W4, Mips::W5, Mips::W6, Mips::W7, Mips::W8, Mips::W9, Mips::W10, Mips::W11, Mips::W12, Mips::W13, Mips::W14, Mips::W15, Mips::W16, Mips::W17, Mips::W18, Mips::W19, Mips::W20, Mips::W21, Mips::W22, Mips::W23, Mips::W24, Mips::W25, Mips::W26, Mips::W27, Mips::W28, Mips::W29, Mips::W30, Mips::W31,
3057 /* 749 */ Mips::W0, Mips::W1, Mips::W2, Mips::W3, Mips::W4, Mips::W5, Mips::W6, Mips::W7, Mips::W8, Mips::W9, Mips::W10, Mips::W11, Mips::W12, Mips::W13, Mips::W14, Mips::W15, Mips::W16, Mips::W17, Mips::W18, Mips::W19, Mips::W20, Mips::W21, Mips::W22, Mips::W23, Mips::W24, Mips::W25, Mips::W26, Mips::W27, Mips::W28, Mips::W29, Mips::W30, Mips::W31,
3058 /* 781 */ Mips::W0, Mips::W1, Mips::W2, Mips::W3, Mips::W4, Mips::W5, Mips::W6, Mips::W7, Mips::W8, Mips::W9, Mips::W10, Mips::W11, Mips::W12, Mips::W13, Mips::W14, Mips::W15, Mips::W16, Mips::W17, Mips::W18, Mips::W19, Mips::W20, Mips::W21, Mips::W22, Mips::W23, Mips::W24, Mips::W25, Mips::W26, Mips::W27, Mips::W28, Mips::W29, Mips::W30, Mips::W31,
3059 /* 813 */ Mips::W0, Mips::W2, Mips::W4, Mips::W6, Mips::W8, Mips::W10, Mips::W12, Mips::W14, Mips::W16, Mips::W18, Mips::W20, Mips::W22, Mips::W24, Mips::W26, Mips::W28, Mips::W30,
3060 /* 829 */ Mips::AC0_64,
3061 },
3062 .BitSets: {
3063 /* 0 */ 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf8, 0xff, 0xff, 0xff, 0x07,
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3133 },
3134 .SubClassMasks: {
3135 // 0 CCR
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3231 // 189 HI32
3232 0x00000000, 0x00000002, 0x00000000,
3233 0x00000000, 0x20000000, 0x00000000, // sub_32
3234 0x00000000, 0x02000000, 0x00000000, // sub_hi
3235 0x00000000, 0x00000000, 0x00000020, // sub_hi_then_sub_32
3236 // 201 LO32
3237 0x00000000, 0x00000004, 0x00000000,
3238 0x00000000, 0x40000000, 0x00000020, // sub_32
3239 0x00000000, 0x02000000, 0x00000000, // sub_lo
3240 // 210 SP32
3241 0x00000000, 0x00000008, 0x00000000,
3242 0x00000000, 0x80000000, 0x00000000, // sub_32
3243 // 216 FGR64CC
3244 0x00000000, 0x00000030, 0x00000000,
3245 0x00000000, 0x00000000, 0x0000001f, // sub_64
3246 // 222 FGR64
3247 0x00000000, 0x00000020, 0x00000000,
3248 0x00000000, 0x00000000, 0x0000001f, // sub_64
3249 // 228 GPR64
3250 0x00000000, 0x9d3efec0, 0x00000000,
3251 // 231 GPR64_with_sub_32_in_GPR32NONZERO
3252 0x00000000, 0x8d3ae680, 0x00000000,
3253 // 234 AFGR64
3254 0x00000000, 0x00000100, 0x00000000,
3255 // 237 GPR64_with_sub_32_in_CPU16RegsPlusSP
3256 0x00000000, 0x813a2600, 0x00000000,
3257 // 240 GPR64_with_sub_32_in_CPU16Regs
3258 0x00000000, 0x013a2400, 0x00000000,
3259 // 243 GPR64_with_sub_32_in_GPRMM16MoveP
3260 0x00000000, 0x10264800, 0x00000000,
3261 // 246 GPR64_with_sub_32_in_GPRMM16Zero
3262 0x00000000, 0x113c3000, 0x00000000,
3263 // 249 GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16Zero
3264 0x00000000, 0x01382000, 0x00000000,
3265 // 252 GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MoveP
3266 0x00000000, 0x00224000, 0x00000000,
3267 // 255 GPR64_with_sub_32_in_GPRMM16MovePPairSecond
3268 0x00000000, 0x01088000, 0x00000000,
3269 // 258 ACC64DSP
3270 0x00000000, 0x02010000, 0x00000000,
3271 0x00000000, 0x00000000, 0x00000020, // sub_32_sub_hi_then_sub_32
3272 // 264 GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MoveP
3273 0x00000000, 0x00220000, 0x00000000,
3274 // 267 GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16Zero
3275 0x00000000, 0x10240000, 0x00000000,
3276 // 270 GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePPairSecond
3277 0x00000000, 0x01080000, 0x00000000,
3278 // 273 GPR64_with_sub_32_in_GPRMM16MovePPairFirst
3279 0x00000000, 0x01100000, 0x00000000,
3280 // 276 GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero
3281 0x00000000, 0x00200000, 0x00000000,
3282 // 279 OCTEON_MPL
3283 0x00000000, 0x00400000, 0x00000000,
3284 // 282 OCTEON_P
3285 0x00000000, 0x00800000, 0x00000000,
3286 // 285 GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond
3287 0x00000000, 0x01000000, 0x00000000,
3288 // 288 ACC64
3289 0x00000000, 0x02000000, 0x00000000,
3290 0x00000000, 0x00000000, 0x00000020, // sub_32_sub_hi_then_sub_32
3291 // 294 GP64
3292 0x00000000, 0x04000000, 0x00000000,
3293 // 297 GPR64_with_sub_32_in_CPURAReg
3294 0x00000000, 0x08000000, 0x00000000,
3295 // 300 GPR64_with_sub_32_in_GPR32ZERO
3296 0x00000000, 0x10000000, 0x00000000,
3297 // 303 HI64
3298 0x00000000, 0x20000000, 0x00000000,
3299 0x00000000, 0x00000000, 0x00000020, // sub_hi
3300 // 309 LO64
3301 0x00000000, 0x40000000, 0x00000000,
3302 0x00000000, 0x00000000, 0x00000020, // sub_lo
3303 // 315 SP64
3304 0x00000000, 0x80000000, 0x00000000,
3305 // 318 MSA128B
3306 0x00000000, 0x00000000, 0x0000001f,
3307 // 321 MSA128D
3308 0x00000000, 0x00000000, 0x0000001f,
3309 // 324 MSA128H
3310 0x00000000, 0x00000000, 0x0000001f,
3311 // 327 MSA128W
3312 0x00000000, 0x00000000, 0x0000001f,
3313 // 330 MSA128WEvens
3314 0x00000000, 0x00000000, 0x00000010,
3315 // 333 ACC128
3316 0x00000000, 0x00000000, 0x00000020,
3317 },
3318 .SuperRegIdxSeqs: {
3319 /* 0 */ 1, 0,
3320 /* 2 */ 2, 0,
3321 /* 4 */ 8, 0,
3322 /* 6 */ 1, 9, 0,
3323 /* 9 */ 8, 9, 0,
3324 /* 12 */ 1, 8, 10, 0,
3325 /* 16 */ 11, 0,
3326 },
3327 .SuperClasses: {
3328 /* 0 CCR */
3329 /* 0 COP0 */
3330 /* 0 COP2 */
3331 /* 0 COP3 */
3332 /* 0 DSPR */
3333 /* 0 FGR32 */ Mips::FGR32CCRegClassID,
3334 /* 1 FGR32CC */ Mips::FGR32RegClassID,
3335 /* 2 GPR32 */ Mips::DSPRRegClassID,
3336 /* 3 HWRegs */
3337 /* 3 MSACtrl */
3338 /* 3 GPR32NONZERO */ Mips::DSPRRegClassID, Mips::GPR32RegClassID,
3339 /* 5 CPU16RegsPlusSP */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID,
3340 /* 8 CPU16Regs */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID,
3341 /* 12 FCC */
3342 /* 12 GPRMM16 */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID, Mips::CPU16RegsRegClassID,
3343 /* 17 GPRMM16MoveP */ Mips::DSPRRegClassID, Mips::GPR32RegClassID,
3344 /* 19 GPRMM16Zero */ Mips::DSPRRegClassID, Mips::GPR32RegClassID,
3345 /* 21 CPU16Regs_and_GPRMM16Zero */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID, Mips::CPU16RegsRegClassID, Mips::GPRMM16RegClassID, Mips::GPRMM16ZeroRegClassID,
3346 /* 28 GPR32NONZERO_and_GPRMM16MoveP */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::GPRMM16MovePRegClassID,
3347 /* 32 GPRMM16MovePPairSecond */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID,
3348 /* 35 CPU16Regs_and_GPRMM16MoveP */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID, Mips::CPU16RegsRegClassID, Mips::GPRMM16RegClassID, Mips::GPRMM16MovePRegClassID, Mips::GPR32NONZERO_and_GPRMM16MovePRegClassID,
3349 /* 43 GPRMM16MoveP_and_GPRMM16Zero */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPRMM16MovePRegClassID, Mips::GPRMM16ZeroRegClassID,
3350 /* 47 HI32DSP */
3351 /* 47 LO32DSP */
3352 /* 47 CPU16Regs_and_GPRMM16MovePPairSecond */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID, Mips::CPU16RegsRegClassID, Mips::GPRMM16RegClassID, Mips::GPRMM16ZeroRegClassID, Mips::CPU16Regs_and_GPRMM16ZeroRegClassID, Mips::GPRMM16MovePPairSecondRegClassID,
3353 /* 56 GPRMM16MovePPairFirst */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID, Mips::CPU16RegsRegClassID, Mips::GPRMM16RegClassID, Mips::GPRMM16ZeroRegClassID, Mips::CPU16Regs_and_GPRMM16ZeroRegClassID,
3354 /* 64 GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID, Mips::CPU16RegsRegClassID, Mips::GPRMM16RegClassID, Mips::GPRMM16MovePRegClassID, Mips::GPRMM16ZeroRegClassID, Mips::CPU16Regs_and_GPRMM16ZeroRegClassID, Mips::GPR32NONZERO_and_GPRMM16MovePRegClassID, Mips::CPU16Regs_and_GPRMM16MovePRegClassID, Mips::GPRMM16MoveP_and_GPRMM16ZeroRegClassID,
3355 /* 76 GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID, Mips::CPU16RegsRegClassID, Mips::GPRMM16RegClassID, Mips::GPRMM16ZeroRegClassID, Mips::CPU16Regs_and_GPRMM16ZeroRegClassID, Mips::GPRMM16MovePPairSecondRegClassID, Mips::CPU16Regs_and_GPRMM16MovePPairSecondRegClassID, Mips::GPRMM16MovePPairFirstRegClassID,
3356 /* 87 CPURAReg */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID,
3357 /* 90 CPUSPReg */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID,
3358 /* 94 DSPCC */
3359 /* 94 GP32 */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID,
3360 /* 97 GPR32ZERO */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPRMM16MovePRegClassID, Mips::GPRMM16ZeroRegClassID, Mips::GPRMM16MoveP_and_GPRMM16ZeroRegClassID,
3361 /* 102 HI32 */ Mips::HI32DSPRegClassID,
3362 /* 103 LO32 */ Mips::LO32DSPRegClassID,
3363 /* 104 SP32 */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID, Mips::CPUSPRegRegClassID,
3364 /* 109 FGR64CC */
3365 /* 109 FGR64 */ Mips::FGR64CCRegClassID,
3366 /* 110 GPR64 */
3367 /* 110 GPR64_with_sub_32_in_GPR32NONZERO */ Mips::GPR64RegClassID,
3368 /* 111 AFGR64 */
3369 /* 111 GPR64_with_sub_32_in_CPU16RegsPlusSP */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID,
3370 /* 113 GPR64_with_sub_32_in_CPU16Regs */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsPlusSPRegClassID,
3371 /* 116 GPR64_with_sub_32_in_GPRMM16MoveP */ Mips::GPR64RegClassID,
3372 /* 117 GPR64_with_sub_32_in_GPRMM16Zero */ Mips::GPR64RegClassID,
3373 /* 118 GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16Zero */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsPlusSPRegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16ZeroRegClassID,
3374 /* 123 GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MoveP */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MovePRegClassID,
3375 /* 126 GPR64_with_sub_32_in_GPRMM16MovePPairSecond */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID,
3376 /* 128 ACC64DSP */
3377 /* 128 GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MoveP */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsPlusSPRegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MovePRegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MovePRegClassID,
3378 /* 134 GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16Zero */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MovePRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16ZeroRegClassID,
3379 /* 137 GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePPairSecond */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsPlusSPRegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16ZeroRegClassID, Mips::GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16ZeroRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MovePPairSecondRegClassID,
3380 /* 144 GPR64_with_sub_32_in_GPRMM16MovePPairFirst */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsPlusSPRegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16ZeroRegClassID, Mips::GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16ZeroRegClassID,
3381 /* 150 GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsPlusSPRegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MovePRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16ZeroRegClassID, Mips::GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16ZeroRegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MovePRegClassID, Mips::GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16ZeroRegClassID,
3382 /* 160 OCTEON_MPL */
3383 /* 160 OCTEON_P */
3384 /* 160 GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsPlusSPRegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16ZeroRegClassID, Mips::GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16ZeroRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MovePPairSecondRegClassID, Mips::GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePPairSecondRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MovePPairFirstRegClassID,
3385 /* 169 ACC64 */ Mips::ACC64DSPRegClassID,
3386 /* 170 GP64 */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID,
3387 /* 172 GPR64_with_sub_32_in_CPURAReg */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID,
3388 /* 174 GPR64_with_sub_32_in_GPR32ZERO */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MovePRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16ZeroRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16ZeroRegClassID,
3389 /* 178 HI64 */
3390 /* 178 LO64 */
3391 /* 178 SP64 */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsPlusSPRegClassID,
3392 /* 181 MSA128B */ Mips::MSA128DRegClassID, Mips::MSA128HRegClassID, Mips::MSA128WRegClassID,
3393 /* 184 MSA128D */ Mips::MSA128BRegClassID, Mips::MSA128HRegClassID, Mips::MSA128WRegClassID,
3394 /* 187 MSA128H */ Mips::MSA128BRegClassID, Mips::MSA128DRegClassID, Mips::MSA128WRegClassID,
3395 /* 190 MSA128W */ Mips::MSA128BRegClassID, Mips::MSA128DRegClassID, Mips::MSA128HRegClassID,
3396 /* 193 MSA128WEvens */ Mips::MSA128BRegClassID, Mips::MSA128DRegClassID, Mips::MSA128HRegClassID, Mips::MSA128WRegClassID,
3397 /* 197 ACC128 */
3398 }
3399};
3400
3401const MCRegisterClass &getMipsMCRegisterClass(unsigned RC) {
3402 return MipsMCRegisterClassStorage.Classes[RC];
3403}
3404
3405// Mips Dwarf<->LLVM register mappings.
3406extern const MCRegisterInfo::DwarfLLVMRegPair MipsDwarfFlavour0Dwarf2L[] = {
3407 { .FromReg: 0U, .ToReg: Mips::ZERO_64 },
3408 { .FromReg: 1U, .ToReg: Mips::AT_64 },
3409 { .FromReg: 2U, .ToReg: Mips::V0_64 },
3410 { .FromReg: 3U, .ToReg: Mips::V1_64 },
3411 { .FromReg: 4U, .ToReg: Mips::A0_64 },
3412 { .FromReg: 5U, .ToReg: Mips::A1_64 },
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3961 { .FromReg: Mips::V0_64, .ToReg: 2U },
3962 { .FromReg: Mips::V1_64, .ToReg: 3U },
3963};
3964extern const unsigned MipsEHFlavour0L2DwarfSize = std::size(MipsEHFlavour0L2Dwarf);
3965
3966extern const uint16_t MipsRegEncodingTable[] = {
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4408 3,
4409};
4410static inline void InitMipsMCRegisterInfo(MCRegisterInfo *RI, unsigned RA, unsigned DwarfFlavour = 0, unsigned EHFlavour = 0, unsigned PC = 0) {
4411 RI->InitMCRegisterInfo(D: MipsRegDesc, NR: 442, RA, PC, C: MipsMCRegisterClassStorage.Classes, NC: 70, RURoots: MipsRegUnitRoots, NRU: 321, DL: MipsRegDiffLists, RUMS: MipsLaneMaskLists, Strings: MipsRegStrings, ClassStrings: MipsRegClassStrings, SubIndices: MipsSubRegIdxLists, NumIndices: 12,
4412RET: MipsRegEncodingTable, RUI: nullptr);
4413
4414 switch (DwarfFlavour) {
4415 default:
4416 llvm_unreachable("Unknown DWARF flavour");
4417 case 0:
4418 RI->mapDwarfRegsToLLVMRegs(Map: MipsDwarfFlavour0Dwarf2L, Size: MipsDwarfFlavour0Dwarf2LSize, isEH: false);
4419 break;
4420 }
4421 switch (EHFlavour) {
4422 default:
4423 llvm_unreachable("Unknown DWARF flavour");
4424 case 0:
4425 RI->mapDwarfRegsToLLVMRegs(Map: MipsEHFlavour0Dwarf2L, Size: MipsEHFlavour0Dwarf2LSize, isEH: true);
4426 break;
4427 }
4428 switch (DwarfFlavour) {
4429 default:
4430 llvm_unreachable("Unknown DWARF flavour");
4431 case 0:
4432 RI->mapLLVMRegsToDwarfRegs(Map: MipsDwarfFlavour0L2Dwarf, Size: MipsDwarfFlavour0L2DwarfSize, isEH: false);
4433 break;
4434 }
4435 switch (EHFlavour) {
4436 default:
4437 llvm_unreachable("Unknown DWARF flavour");
4438 case 0:
4439 RI->mapLLVMRegsToDwarfRegs(Map: MipsEHFlavour0L2Dwarf, Size: MipsEHFlavour0L2DwarfSize, isEH: true);
4440 break;
4441 }
4442}
4443
4444
4445} // namespace llvm
4446