1/*===- TableGen'erated file -------------------------------------*- C++ -*-===*\
2|* *|
3|* MC Register Information *|
4|* *|
5|* Automatically generated file, do not edit! *|
6|* *|
7\*===----------------------------------------------------------------------===*/
8
9namespace llvm {
10
11extern const int16_t MipsRegDiffLists[] = {
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13 /* 2 */ -358, 0,
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79
80extern const LaneBitmask MipsLaneMaskLists[] = {
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86
87extern const uint16_t MipsSubRegIdxLists[] = {
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93
94
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538#ifdef __GNUC__
539#pragma GCC diagnostic pop
540#endif
541
542extern const MCRegisterDesc MipsRegDesc[] = { // Descriptors
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985};
986
987extern const MCPhysReg MipsRegUnitRoots[][2] = {
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989 { Mips::DSPCCond },
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993 { Mips::DSPOutFlag20 },
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995 { Mips::DSPOutFlag22 },
996 { Mips::DSPOutFlag23 },
997 { Mips::DSPPos },
998 { Mips::DSPSCount },
999 { Mips::FP },
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1003 { Mips::MSAIR },
1004 { Mips::MSAMap },
1005 { Mips::MSAModify },
1006 { Mips::MSARequest },
1007 { Mips::MSASave },
1008 { Mips::MSAUnmap },
1009 { Mips::PC },
1010 { Mips::RA },
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1012 { Mips::ZERO },
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1020 { Mips::HI1 },
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1047 { Mips::COP32 },
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1190 { Mips::FCR29 },
1191 { Mips::FCR30 },
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1193 { Mips::F_HI0 },
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1302 { Mips::T5 },
1303 { Mips::T6 },
1304 { Mips::T7 },
1305 { Mips::T8 },
1306 { Mips::T9 },
1307 { Mips::V0 },
1308 { Mips::V1 },
1309};
1310
1311// Register classes...
1312
1313#ifdef __GNUC__
1314#pragma GCC diagnostic push
1315#pragma GCC diagnostic ignored "-Woverlength-strings"
1316#endif
1317extern const char MipsRegClassStrings[] = {
1318 /* 0 */ "COP0\000"
1319 /* 5 */ "HI32\000"
1320 /* 10 */ "LO32\000"
1321 /* 15 */ "GP32\000"
1322 /* 20 */ "SP32\000"
1323 /* 25 */ "FGR32\000"
1324 /* 31 */ "GPR32\000"
1325 /* 37 */ "COP2\000"
1326 /* 42 */ "COP3\000"
1327 /* 47 */ "ACC64\000"
1328 /* 53 */ "HI64\000"
1329 /* 58 */ "LO64\000"
1330 /* 63 */ "GP64\000"
1331 /* 68 */ "SP64\000"
1332 /* 73 */ "AFGR64\000"
1333 /* 80 */ "GPR64\000"
1334 /* 86 */ "GPRMM16\000"
1335 /* 94 */ "ACC128\000"
1336 /* 101 */ "MSA128B\000"
1337 /* 109 */ "FGR32CC\000"
1338 /* 117 */ "FGR64CC\000"
1339 /* 125 */ "FCC\000"
1340 /* 129 */ "DSPCC\000"
1341 /* 135 */ "MSA128D\000"
1342 /* 143 */ "MSA128H\000"
1343 /* 151 */ "OCTEON_MPL\000"
1344 /* 162 */ "GPR64_with_sub_32_in_GPR32ZERO\000"
1345 /* 193 */ "GPR64_with_sub_32_in_GPR32NONZERO\000"
1346 /* 227 */ "HI32DSP\000"
1347 /* 235 */ "LO32DSP\000"
1348 /* 243 */ "ACC64DSP\000"
1349 /* 252 */ "GPR64_with_sub_32_in_CPU16RegsPlusSP\000"
1350 /* 289 */ "OCTEON_P\000"
1351 /* 298 */ "GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MoveP\000"
1352 /* 349 */ "GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MoveP\000"
1353 /* 397 */ "GPR64_with_sub_32_in_GPRMM16MoveP\000"
1354 /* 431 */ "CCR\000"
1355 /* 435 */ "DSPR\000"
1356 /* 440 */ "MSA128W\000"
1357 /* 448 */ "GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePPairSecond\000"
1358 /* 506 */ "GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond\000"
1359 /* 576 */ "GPR64_with_sub_32_in_GPRMM16MovePPairSecond\000"
1360 /* 620 */ "GPR64_with_sub_32_in_CPURAReg\000"
1361 /* 650 */ "CPUSPReg\000"
1362 /* 659 */ "MSACtrl\000"
1363 /* 667 */ "GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16Zero\000"
1364 /* 717 */ "GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero\000"
1365 /* 781 */ "GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16Zero\000"
1366 /* 828 */ "GPR64_with_sub_32_in_GPRMM16Zero\000"
1367 /* 861 */ "GPR64_with_sub_32_in_CPU16Regs\000"
1368 /* 892 */ "HWRegs\000"
1369 /* 899 */ "MSA128WEvens\000"
1370 /* 912 */ "GPR64_with_sub_32_in_GPRMM16MovePPairFirst\000"
1371};
1372#ifdef __GNUC__
1373#pragma GCC diagnostic pop
1374#endif
1375
1376using MipsRegisterClassStorage = MCRegisterClassStorage<70, 830, 778, 336, 18, 197>;
1377extern const MCRegisterClassStorage<70, 830, 778, 336, 18, 197> MipsMCRegisterClassStorage = {
1378 .Classes: {
1379 {
1380 offsetof(MipsRegisterClassStorage, Regs[0]) - 0 * sizeof(MCRegisterClass),
1381 offsetof(MipsRegisterClassStorage, BitSets[0]) - 0 * sizeof(MCRegisterClass),
1382 .NameIdx: 431,
1383 .RegSizeInBits: 32,
1384 .RegsSize: 32,
1385 .RegSetBegin: 187, /* MinRegVal */
1386 .RegSetSize: 32, /* RegSetSize */
1387 .ID: Mips::CCRRegClassID,
1388 .CopyCost: 1, /* CopyCost */
1389 .Allocatable: false, /* Allocatable */
1390 .BaseClass: false,
1391 offsetof(MipsRegisterClassStorage, SubClassMasks[0]) - 0 * sizeof(MCRegisterClass),
1392 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 0 * sizeof(MCRegisterClass),
1393 .LaneMask: LaneBitmask(0x0000000000000001),
1394 .AllocationPriority: 0,
1395 .GlobalPriority: false,
1396 .TSFlags: 0x00, /* TSFlags */
1397 .SpillStackID: 0, /* SpillStackID */
1398 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1399 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1400 offsetof(MipsRegisterClassStorage, SuperClasses[0]) - 0 * sizeof(MCRegisterClass),
1401 .SuperClassesSize: 0
1402 },
1403 {
1404 offsetof(MipsRegisterClassStorage, Regs[32]) - 1 * sizeof(MCRegisterClass),
1405 offsetof(MipsRegisterClassStorage, BitSets[4]) - 1 * sizeof(MCRegisterClass),
1406 .NameIdx: 0,
1407 .RegSizeInBits: 32,
1408 .RegsSize: 32,
1409 .RegSetBegin: 31, /* MinRegVal */
1410 .RegSetSize: 52, /* RegSetSize */
1411 .ID: Mips::COP0RegClassID,
1412 .CopyCost: 1, /* CopyCost */
1413 .Allocatable: false, /* Allocatable */
1414 .BaseClass: false,
1415 offsetof(MipsRegisterClassStorage, SubClassMasks[3]) - 1 * sizeof(MCRegisterClass),
1416 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 1 * sizeof(MCRegisterClass),
1417 .LaneMask: LaneBitmask(0x0000000000000001),
1418 .AllocationPriority: 0,
1419 .GlobalPriority: false,
1420 .TSFlags: 0x00, /* TSFlags */
1421 .SpillStackID: 0, /* SpillStackID */
1422 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1423 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1424 offsetof(MipsRegisterClassStorage, SuperClasses[0]) - 1 * sizeof(MCRegisterClass),
1425 .SuperClassesSize: 0
1426 },
1427 {
1428 offsetof(MipsRegisterClassStorage, Regs[64]) - 2 * sizeof(MCRegisterClass),
1429 offsetof(MipsRegisterClassStorage, BitSets[11]) - 2 * sizeof(MCRegisterClass),
1430 .NameIdx: 37,
1431 .RegSizeInBits: 32,
1432 .RegsSize: 32,
1433 .RegSetBegin: 41, /* MinRegVal */
1434 .RegSetSize: 64, /* RegSetSize */
1435 .ID: Mips::COP2RegClassID,
1436 .CopyCost: 1, /* CopyCost */
1437 .Allocatable: false, /* Allocatable */
1438 .BaseClass: false,
1439 offsetof(MipsRegisterClassStorage, SubClassMasks[6]) - 2 * sizeof(MCRegisterClass),
1440 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 2 * sizeof(MCRegisterClass),
1441 .LaneMask: LaneBitmask(0x0000000000000001),
1442 .AllocationPriority: 0,
1443 .GlobalPriority: false,
1444 .TSFlags: 0x00, /* TSFlags */
1445 .SpillStackID: 0, /* SpillStackID */
1446 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1447 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1448 offsetof(MipsRegisterClassStorage, SuperClasses[0]) - 2 * sizeof(MCRegisterClass),
1449 .SuperClassesSize: 0
1450 },
1451 {
1452 offsetof(MipsRegisterClassStorage, Regs[96]) - 3 * sizeof(MCRegisterClass),
1453 offsetof(MipsRegisterClassStorage, BitSets[19]) - 3 * sizeof(MCRegisterClass),
1454 .NameIdx: 42,
1455 .RegSizeInBits: 32,
1456 .RegsSize: 32,
1457 .RegSetBegin: 51, /* MinRegVal */
1458 .RegSetSize: 76, /* RegSetSize */
1459 .ID: Mips::COP3RegClassID,
1460 .CopyCost: 1, /* CopyCost */
1461 .Allocatable: false, /* Allocatable */
1462 .BaseClass: false,
1463 offsetof(MipsRegisterClassStorage, SubClassMasks[9]) - 3 * sizeof(MCRegisterClass),
1464 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 3 * sizeof(MCRegisterClass),
1465 .LaneMask: LaneBitmask(0x0000000000000001),
1466 .AllocationPriority: 0,
1467 .GlobalPriority: false,
1468 .TSFlags: 0x00, /* TSFlags */
1469 .SpillStackID: 0, /* SpillStackID */
1470 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1471 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1472 offsetof(MipsRegisterClassStorage, SuperClasses[0]) - 3 * sizeof(MCRegisterClass),
1473 .SuperClassesSize: 0
1474 },
1475 {
1476 offsetof(MipsRegisterClassStorage, Regs[128]) - 4 * sizeof(MCRegisterClass),
1477 offsetof(MipsRegisterClassStorage, BitSets[29]) - 4 * sizeof(MCRegisterClass),
1478 .NameIdx: 435,
1479 .RegSizeInBits: 32,
1480 .RegsSize: 32,
1481 .RegSetBegin: 1, /* MinRegVal */
1482 .RegSetSize: 346, /* RegSetSize */
1483 .ID: Mips::DSPRRegClassID,
1484 .CopyCost: 1, /* CopyCost */
1485 .Allocatable: true, /* Allocatable */
1486 .BaseClass: false,
1487 offsetof(MipsRegisterClassStorage, SubClassMasks[12]) - 4 * sizeof(MCRegisterClass),
1488 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 4 * sizeof(MCRegisterClass),
1489 .LaneMask: LaneBitmask(0x0000000000000001),
1490 .AllocationPriority: 0,
1491 .GlobalPriority: false,
1492 .TSFlags: 0x00, /* TSFlags */
1493 .SpillStackID: 0, /* SpillStackID */
1494 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1495 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1496 offsetof(MipsRegisterClassStorage, SuperClasses[0]) - 4 * sizeof(MCRegisterClass),
1497 .SuperClassesSize: 0
1498 },
1499 {
1500 offsetof(MipsRegisterClassStorage, Regs[160]) - 5 * sizeof(MCRegisterClass),
1501 offsetof(MipsRegisterClassStorage, BitSets[73]) - 5 * sizeof(MCRegisterClass),
1502 .NameIdx: 25,
1503 .RegSizeInBits: 32,
1504 .RegsSize: 32,
1505 .RegSetBegin: 147, /* MinRegVal */
1506 .RegSetSize: 32, /* RegSetSize */
1507 .ID: Mips::FGR32RegClassID,
1508 .CopyCost: 1, /* CopyCost */
1509 .Allocatable: true, /* Allocatable */
1510 .BaseClass: false,
1511 offsetof(MipsRegisterClassStorage, SubClassMasks[18]) - 5 * sizeof(MCRegisterClass),
1512 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[9]) - 5 * sizeof(MCRegisterClass),
1513 .LaneMask: LaneBitmask(0x0000000000000001),
1514 .AllocationPriority: 0,
1515 .GlobalPriority: false,
1516 .TSFlags: 0x00, /* TSFlags */
1517 .SpillStackID: 0, /* SpillStackID */
1518 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1519 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1520 offsetof(MipsRegisterClassStorage, SuperClasses[0]) - 5 * sizeof(MCRegisterClass),
1521 .SuperClassesSize: 1
1522 },
1523 {
1524 offsetof(MipsRegisterClassStorage, Regs[192]) - 6 * sizeof(MCRegisterClass),
1525 offsetof(MipsRegisterClassStorage, BitSets[77]) - 6 * sizeof(MCRegisterClass),
1526 .NameIdx: 109,
1527 .RegSizeInBits: 32,
1528 .RegsSize: 32,
1529 .RegSetBegin: 147, /* MinRegVal */
1530 .RegSetSize: 32, /* RegSetSize */
1531 .ID: Mips::FGR32CCRegClassID,
1532 .CopyCost: 1, /* CopyCost */
1533 .Allocatable: true, /* Allocatable */
1534 .BaseClass: false,
1535 offsetof(MipsRegisterClassStorage, SubClassMasks[27]) - 6 * sizeof(MCRegisterClass),
1536 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[9]) - 6 * sizeof(MCRegisterClass),
1537 .LaneMask: LaneBitmask(0x0000000000000001),
1538 .AllocationPriority: 0,
1539 .GlobalPriority: false,
1540 .TSFlags: 0x00, /* TSFlags */
1541 .SpillStackID: 0, /* SpillStackID */
1542 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1543 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1544 offsetof(MipsRegisterClassStorage, SuperClasses[1]) - 6 * sizeof(MCRegisterClass),
1545 .SuperClassesSize: 1
1546 },
1547 {
1548 offsetof(MipsRegisterClassStorage, Regs[224]) - 7 * sizeof(MCRegisterClass),
1549 offsetof(MipsRegisterClassStorage, BitSets[81]) - 7 * sizeof(MCRegisterClass),
1550 .NameIdx: 31,
1551 .RegSizeInBits: 32,
1552 .RegsSize: 32,
1553 .RegSetBegin: 1, /* MinRegVal */
1554 .RegSetSize: 346, /* RegSetSize */
1555 .ID: Mips::GPR32RegClassID,
1556 .CopyCost: 1, /* CopyCost */
1557 .Allocatable: true, /* Allocatable */
1558 .BaseClass: false,
1559 offsetof(MipsRegisterClassStorage, SubClassMasks[36]) - 7 * sizeof(MCRegisterClass),
1560 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 7 * sizeof(MCRegisterClass),
1561 .LaneMask: LaneBitmask(0x0000000000000001),
1562 .AllocationPriority: 0,
1563 .GlobalPriority: false,
1564 .TSFlags: 0x00, /* TSFlags */
1565 .SpillStackID: 0, /* SpillStackID */
1566 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1567 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1568 offsetof(MipsRegisterClassStorage, SuperClasses[2]) - 7 * sizeof(MCRegisterClass),
1569 .SuperClassesSize: 1
1570 },
1571 {
1572 offsetof(MipsRegisterClassStorage, Regs[256]) - 8 * sizeof(MCRegisterClass),
1573 offsetof(MipsRegisterClassStorage, BitSets[125]) - 8 * sizeof(MCRegisterClass),
1574 .NameIdx: 892,
1575 .RegSizeInBits: 32,
1576 .RegsSize: 32,
1577 .RegSetBegin: 257, /* MinRegVal */
1578 .RegSetSize: 32, /* RegSetSize */
1579 .ID: Mips::HWRegsRegClassID,
1580 .CopyCost: 1, /* CopyCost */
1581 .Allocatable: false, /* Allocatable */
1582 .BaseClass: false,
1583 offsetof(MipsRegisterClassStorage, SubClassMasks[42]) - 8 * sizeof(MCRegisterClass),
1584 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 8 * sizeof(MCRegisterClass),
1585 .LaneMask: LaneBitmask(0x0000000000000001),
1586 .AllocationPriority: 0,
1587 .GlobalPriority: false,
1588 .TSFlags: 0x00, /* TSFlags */
1589 .SpillStackID: 0, /* SpillStackID */
1590 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1591 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1592 offsetof(MipsRegisterClassStorage, SuperClasses[3]) - 8 * sizeof(MCRegisterClass),
1593 .SuperClassesSize: 0
1594 },
1595 {
1596 offsetof(MipsRegisterClassStorage, Regs[288]) - 9 * sizeof(MCRegisterClass),
1597 offsetof(MipsRegisterClassStorage, BitSets[129]) - 9 * sizeof(MCRegisterClass),
1598 .NameIdx: 659,
1599 .RegSizeInBits: 32,
1600 .RegsSize: 32,
1601 .RegSetBegin: 10, /* MinRegVal */
1602 .RegSetSize: 312, /* RegSetSize */
1603 .ID: Mips::MSACtrlRegClassID,
1604 .CopyCost: 1, /* CopyCost */
1605 .Allocatable: false, /* Allocatable */
1606 .BaseClass: false,
1607 offsetof(MipsRegisterClassStorage, SubClassMasks[45]) - 9 * sizeof(MCRegisterClass),
1608 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 9 * sizeof(MCRegisterClass),
1609 .LaneMask: LaneBitmask(0x0000000000000001),
1610 .AllocationPriority: 0,
1611 .GlobalPriority: false,
1612 .TSFlags: 0x00, /* TSFlags */
1613 .SpillStackID: 0, /* SpillStackID */
1614 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1615 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1616 offsetof(MipsRegisterClassStorage, SuperClasses[3]) - 9 * sizeof(MCRegisterClass),
1617 .SuperClassesSize: 0
1618 },
1619 {
1620 offsetof(MipsRegisterClassStorage, Regs[320]) - 10 * sizeof(MCRegisterClass),
1621 offsetof(MipsRegisterClassStorage, BitSets[168]) - 10 * sizeof(MCRegisterClass),
1622 .NameIdx: 214,
1623 .RegSizeInBits: 32,
1624 .RegsSize: 31,
1625 .RegSetBegin: 1, /* MinRegVal */
1626 .RegSetSize: 346, /* RegSetSize */
1627 .ID: Mips::GPR32NONZERORegClassID,
1628 .CopyCost: 1, /* CopyCost */
1629 .Allocatable: true, /* Allocatable */
1630 .BaseClass: false,
1631 offsetof(MipsRegisterClassStorage, SubClassMasks[48]) - 10 * sizeof(MCRegisterClass),
1632 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 10 * sizeof(MCRegisterClass),
1633 .LaneMask: LaneBitmask(0x0000000000000001),
1634 .AllocationPriority: 0,
1635 .GlobalPriority: false,
1636 .TSFlags: 0x00, /* TSFlags */
1637 .SpillStackID: 0, /* SpillStackID */
1638 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1639 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1640 offsetof(MipsRegisterClassStorage, SuperClasses[3]) - 10 * sizeof(MCRegisterClass),
1641 .SuperClassesSize: 2
1642 },
1643 {
1644 offsetof(MipsRegisterClassStorage, Regs[351]) - 11 * sizeof(MCRegisterClass),
1645 offsetof(MipsRegisterClassStorage, BitSets[212]) - 11 * sizeof(MCRegisterClass),
1646 .NameIdx: 273,
1647 .RegSizeInBits: 32,
1648 .RegsSize: 9,
1649 .RegSetBegin: 20, /* MinRegVal */
1650 .RegSetSize: 327, /* RegSetSize */
1651 .ID: Mips::CPU16RegsPlusSPRegClassID,
1652 .CopyCost: 1, /* CopyCost */
1653 .Allocatable: true, /* Allocatable */
1654 .BaseClass: false,
1655 offsetof(MipsRegisterClassStorage, SubClassMasks[54]) - 11 * sizeof(MCRegisterClass),
1656 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 11 * sizeof(MCRegisterClass),
1657 .LaneMask: LaneBitmask(0x0000000000000001),
1658 .AllocationPriority: 0,
1659 .GlobalPriority: false,
1660 .TSFlags: 0x00, /* TSFlags */
1661 .SpillStackID: 0, /* SpillStackID */
1662 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1663 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1664 offsetof(MipsRegisterClassStorage, SuperClasses[5]) - 11 * sizeof(MCRegisterClass),
1665 .SuperClassesSize: 3
1666 },
1667 {
1668 offsetof(MipsRegisterClassStorage, Regs[360]) - 12 * sizeof(MCRegisterClass),
1669 offsetof(MipsRegisterClassStorage, BitSets[253]) - 12 * sizeof(MCRegisterClass),
1670 .NameIdx: 882,
1671 .RegSizeInBits: 32,
1672 .RegsSize: 8,
1673 .RegSetBegin: 22, /* MinRegVal */
1674 .RegSetSize: 325, /* RegSetSize */
1675 .ID: Mips::CPU16RegsRegClassID,
1676 .CopyCost: 1, /* CopyCost */
1677 .Allocatable: true, /* Allocatable */
1678 .BaseClass: false,
1679 offsetof(MipsRegisterClassStorage, SubClassMasks[60]) - 12 * sizeof(MCRegisterClass),
1680 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 12 * sizeof(MCRegisterClass),
1681 .LaneMask: LaneBitmask(0x0000000000000001),
1682 .AllocationPriority: 0,
1683 .GlobalPriority: false,
1684 .TSFlags: 0x00, /* TSFlags */
1685 .SpillStackID: 0, /* SpillStackID */
1686 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1687 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1688 offsetof(MipsRegisterClassStorage, SuperClasses[8]) - 12 * sizeof(MCRegisterClass),
1689 .SuperClassesSize: 4
1690 },
1691 {
1692 offsetof(MipsRegisterClassStorage, Regs[368]) - 13 * sizeof(MCRegisterClass),
1693 offsetof(MipsRegisterClassStorage, BitSets[294]) - 13 * sizeof(MCRegisterClass),
1694 .NameIdx: 125,
1695 .RegSizeInBits: 32,
1696 .RegsSize: 8,
1697 .RegSetBegin: 179, /* MinRegVal */
1698 .RegSetSize: 8, /* RegSetSize */
1699 .ID: Mips::FCCRegClassID,
1700 .CopyCost: 1, /* CopyCost */
1701 .Allocatable: false, /* Allocatable */
1702 .BaseClass: false,
1703 offsetof(MipsRegisterClassStorage, SubClassMasks[66]) - 13 * sizeof(MCRegisterClass),
1704 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 13 * sizeof(MCRegisterClass),
1705 .LaneMask: LaneBitmask(0x0000000000000001),
1706 .AllocationPriority: 0,
1707 .GlobalPriority: false,
1708 .TSFlags: 0x00, /* TSFlags */
1709 .SpillStackID: 0, /* SpillStackID */
1710 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1711 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1712 offsetof(MipsRegisterClassStorage, SuperClasses[12]) - 13 * sizeof(MCRegisterClass),
1713 .SuperClassesSize: 0
1714 },
1715 {
1716 offsetof(MipsRegisterClassStorage, Regs[376]) - 14 * sizeof(MCRegisterClass),
1717 offsetof(MipsRegisterClassStorage, BitSets[295]) - 14 * sizeof(MCRegisterClass),
1718 .NameIdx: 86,
1719 .RegSizeInBits: 32,
1720 .RegsSize: 8,
1721 .RegSetBegin: 22, /* MinRegVal */
1722 .RegSetSize: 325, /* RegSetSize */
1723 .ID: Mips::GPRMM16RegClassID,
1724 .CopyCost: 1, /* CopyCost */
1725 .Allocatable: true, /* Allocatable */
1726 .BaseClass: false,
1727 offsetof(MipsRegisterClassStorage, SubClassMasks[69]) - 14 * sizeof(MCRegisterClass),
1728 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 14 * sizeof(MCRegisterClass),
1729 .LaneMask: LaneBitmask(0x0000000000000001),
1730 .AllocationPriority: 0,
1731 .GlobalPriority: false,
1732 .TSFlags: 0x00, /* TSFlags */
1733 .SpillStackID: 0, /* SpillStackID */
1734 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1735 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1736 offsetof(MipsRegisterClassStorage, SuperClasses[12]) - 14 * sizeof(MCRegisterClass),
1737 .SuperClassesSize: 5
1738 },
1739 {
1740 offsetof(MipsRegisterClassStorage, Regs[384]) - 15 * sizeof(MCRegisterClass),
1741 offsetof(MipsRegisterClassStorage, BitSets[336]) - 15 * sizeof(MCRegisterClass),
1742 .NameIdx: 336,
1743 .RegSizeInBits: 32,
1744 .RegsSize: 8,
1745 .RegSetBegin: 21, /* MinRegVal */
1746 .RegSetSize: 326, /* RegSetSize */
1747 .ID: Mips::GPRMM16MovePRegClassID,
1748 .CopyCost: 1, /* CopyCost */
1749 .Allocatable: true, /* Allocatable */
1750 .BaseClass: false,
1751 offsetof(MipsRegisterClassStorage, SubClassMasks[75]) - 15 * sizeof(MCRegisterClass),
1752 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 15 * sizeof(MCRegisterClass),
1753 .LaneMask: LaneBitmask(0x0000000000000001),
1754 .AllocationPriority: 0,
1755 .GlobalPriority: false,
1756 .TSFlags: 0x00, /* TSFlags */
1757 .SpillStackID: 0, /* SpillStackID */
1758 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1759 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1760 offsetof(MipsRegisterClassStorage, SuperClasses[17]) - 15 * sizeof(MCRegisterClass),
1761 .SuperClassesSize: 2
1762 },
1763 {
1764 offsetof(MipsRegisterClassStorage, Regs[392]) - 16 * sizeof(MCRegisterClass),
1765 offsetof(MipsRegisterClassStorage, BitSets[377]) - 16 * sizeof(MCRegisterClass),
1766 .NameIdx: 705,
1767 .RegSizeInBits: 32,
1768 .RegsSize: 8,
1769 .RegSetBegin: 21, /* MinRegVal */
1770 .RegSetSize: 326, /* RegSetSize */
1771 .ID: Mips::GPRMM16ZeroRegClassID,
1772 .CopyCost: 1, /* CopyCost */
1773 .Allocatable: true, /* Allocatable */
1774 .BaseClass: false,
1775 offsetof(MipsRegisterClassStorage, SubClassMasks[81]) - 16 * sizeof(MCRegisterClass),
1776 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 16 * sizeof(MCRegisterClass),
1777 .LaneMask: LaneBitmask(0x0000000000000001),
1778 .AllocationPriority: 0,
1779 .GlobalPriority: false,
1780 .TSFlags: 0x00, /* TSFlags */
1781 .SpillStackID: 0, /* SpillStackID */
1782 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1783 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1784 offsetof(MipsRegisterClassStorage, SuperClasses[19]) - 16 * sizeof(MCRegisterClass),
1785 .SuperClassesSize: 2
1786 },
1787 {
1788 offsetof(MipsRegisterClassStorage, Regs[400]) - 17 * sizeof(MCRegisterClass),
1789 offsetof(MipsRegisterClassStorage, BitSets[418]) - 17 * sizeof(MCRegisterClass),
1790 .NameIdx: 755,
1791 .RegSizeInBits: 32,
1792 .RegsSize: 7,
1793 .RegSetBegin: 22, /* MinRegVal */
1794 .RegSetSize: 325, /* RegSetSize */
1795 .ID: Mips::CPU16Regs_and_GPRMM16ZeroRegClassID,
1796 .CopyCost: 1, /* CopyCost */
1797 .Allocatable: true, /* Allocatable */
1798 .BaseClass: false,
1799 offsetof(MipsRegisterClassStorage, SubClassMasks[87]) - 17 * sizeof(MCRegisterClass),
1800 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 17 * sizeof(MCRegisterClass),
1801 .LaneMask: LaneBitmask(0x0000000000000001),
1802 .AllocationPriority: 0,
1803 .GlobalPriority: false,
1804 .TSFlags: 0x00, /* TSFlags */
1805 .SpillStackID: 0, /* SpillStackID */
1806 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1807 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1808 offsetof(MipsRegisterClassStorage, SuperClasses[21]) - 17 * sizeof(MCRegisterClass),
1809 .SuperClassesSize: 7
1810 },
1811 {
1812 offsetof(MipsRegisterClassStorage, Regs[407]) - 18 * sizeof(MCRegisterClass),
1813 offsetof(MipsRegisterClassStorage, BitSets[459]) - 18 * sizeof(MCRegisterClass),
1814 .NameIdx: 319,
1815 .RegSizeInBits: 32,
1816 .RegsSize: 7,
1817 .RegSetBegin: 326, /* MinRegVal */
1818 .RegSetSize: 21, /* RegSetSize */
1819 .ID: Mips::GPR32NONZERO_and_GPRMM16MovePRegClassID,
1820 .CopyCost: 1, /* CopyCost */
1821 .Allocatable: true, /* Allocatable */
1822 .BaseClass: false,
1823 offsetof(MipsRegisterClassStorage, SubClassMasks[93]) - 18 * sizeof(MCRegisterClass),
1824 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 18 * sizeof(MCRegisterClass),
1825 .LaneMask: LaneBitmask(0x0000000000000001),
1826 .AllocationPriority: 0,
1827 .GlobalPriority: false,
1828 .TSFlags: 0x00, /* TSFlags */
1829 .SpillStackID: 0, /* SpillStackID */
1830 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1831 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1832 offsetof(MipsRegisterClassStorage, SuperClasses[28]) - 18 * sizeof(MCRegisterClass),
1833 .SuperClassesSize: 4
1834 },
1835 {
1836 offsetof(MipsRegisterClassStorage, Regs[414]) - 19 * sizeof(MCRegisterClass),
1837 offsetof(MipsRegisterClassStorage, BitSets[462]) - 19 * sizeof(MCRegisterClass),
1838 .NameIdx: 483,
1839 .RegSizeInBits: 32,
1840 .RegsSize: 5,
1841 .RegSetBegin: 23, /* MinRegVal */
1842 .RegSetSize: 310, /* RegSetSize */
1843 .ID: Mips::GPRMM16MovePPairSecondRegClassID,
1844 .CopyCost: 1, /* CopyCost */
1845 .Allocatable: true, /* Allocatable */
1846 .BaseClass: false,
1847 offsetof(MipsRegisterClassStorage, SubClassMasks[99]) - 19 * sizeof(MCRegisterClass),
1848 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 19 * sizeof(MCRegisterClass),
1849 .LaneMask: LaneBitmask(0x0000000000000001),
1850 .AllocationPriority: 0,
1851 .GlobalPriority: false,
1852 .TSFlags: 0x00, /* TSFlags */
1853 .SpillStackID: 0, /* SpillStackID */
1854 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1855 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1856 offsetof(MipsRegisterClassStorage, SuperClasses[32]) - 19 * sizeof(MCRegisterClass),
1857 .SuperClassesSize: 3
1858 },
1859 {
1860 offsetof(MipsRegisterClassStorage, Regs[419]) - 20 * sizeof(MCRegisterClass),
1861 offsetof(MipsRegisterClassStorage, BitSets[501]) - 20 * sizeof(MCRegisterClass),
1862 .NameIdx: 370,
1863 .RegSizeInBits: 32,
1864 .RegsSize: 4,
1865 .RegSetBegin: 326, /* MinRegVal */
1866 .RegSetSize: 21, /* RegSetSize */
1867 .ID: Mips::CPU16Regs_and_GPRMM16MovePRegClassID,
1868 .CopyCost: 1, /* CopyCost */
1869 .Allocatable: true, /* Allocatable */
1870 .BaseClass: false,
1871 offsetof(MipsRegisterClassStorage, SubClassMasks[105]) - 20 * sizeof(MCRegisterClass),
1872 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 20 * sizeof(MCRegisterClass),
1873 .LaneMask: LaneBitmask(0x0000000000000001),
1874 .AllocationPriority: 0,
1875 .GlobalPriority: false,
1876 .TSFlags: 0x00, /* TSFlags */
1877 .SpillStackID: 0, /* SpillStackID */
1878 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1879 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1880 offsetof(MipsRegisterClassStorage, SuperClasses[35]) - 20 * sizeof(MCRegisterClass),
1881 .SuperClassesSize: 8
1882 },
1883 {
1884 offsetof(MipsRegisterClassStorage, Regs[423]) - 21 * sizeof(MCRegisterClass),
1885 offsetof(MipsRegisterClassStorage, BitSets[504]) - 21 * sizeof(MCRegisterClass),
1886 .NameIdx: 688,
1887 .RegSizeInBits: 32,
1888 .RegsSize: 4,
1889 .RegSetBegin: 21, /* MinRegVal */
1890 .RegSetSize: 326, /* RegSetSize */
1891 .ID: Mips::GPRMM16MoveP_and_GPRMM16ZeroRegClassID,
1892 .CopyCost: 1, /* CopyCost */
1893 .Allocatable: true, /* Allocatable */
1894 .BaseClass: false,
1895 offsetof(MipsRegisterClassStorage, SubClassMasks[111]) - 21 * sizeof(MCRegisterClass),
1896 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 21 * sizeof(MCRegisterClass),
1897 .LaneMask: LaneBitmask(0x0000000000000001),
1898 .AllocationPriority: 0,
1899 .GlobalPriority: false,
1900 .TSFlags: 0x00, /* TSFlags */
1901 .SpillStackID: 0, /* SpillStackID */
1902 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1903 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1904 offsetof(MipsRegisterClassStorage, SuperClasses[43]) - 21 * sizeof(MCRegisterClass),
1905 .SuperClassesSize: 4
1906 },
1907 {
1908 offsetof(MipsRegisterClassStorage, Regs[427]) - 22 * sizeof(MCRegisterClass),
1909 offsetof(MipsRegisterClassStorage, BitSets[545]) - 22 * sizeof(MCRegisterClass),
1910 .NameIdx: 227,
1911 .RegSizeInBits: 32,
1912 .RegsSize: 4,
1913 .RegSetBegin: 253, /* MinRegVal */
1914 .RegSetSize: 4, /* RegSetSize */
1915 .ID: Mips::HI32DSPRegClassID,
1916 .CopyCost: 1, /* CopyCost */
1917 .Allocatable: true, /* Allocatable */
1918 .BaseClass: false,
1919 offsetof(MipsRegisterClassStorage, SubClassMasks[117]) - 22 * sizeof(MCRegisterClass),
1920 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[12]) - 22 * sizeof(MCRegisterClass),
1921 .LaneMask: LaneBitmask(0x0000000000000001),
1922 .AllocationPriority: 0,
1923 .GlobalPriority: false,
1924 .TSFlags: 0x00, /* TSFlags */
1925 .SpillStackID: 0, /* SpillStackID */
1926 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1927 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1928 offsetof(MipsRegisterClassStorage, SuperClasses[47]) - 22 * sizeof(MCRegisterClass),
1929 .SuperClassesSize: 0
1930 },
1931 {
1932 offsetof(MipsRegisterClassStorage, Regs[431]) - 23 * sizeof(MCRegisterClass),
1933 offsetof(MipsRegisterClassStorage, BitSets[546]) - 23 * sizeof(MCRegisterClass),
1934 .NameIdx: 235,
1935 .RegSizeInBits: 32,
1936 .RegsSize: 4,
1937 .RegSetBegin: 291, /* MinRegVal */
1938 .RegSetSize: 4, /* RegSetSize */
1939 .ID: Mips::LO32DSPRegClassID,
1940 .CopyCost: 1, /* CopyCost */
1941 .Allocatable: true, /* Allocatable */
1942 .BaseClass: false,
1943 offsetof(MipsRegisterClassStorage, SubClassMasks[129]) - 23 * sizeof(MCRegisterClass),
1944 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[6]) - 23 * sizeof(MCRegisterClass),
1945 .LaneMask: LaneBitmask(0x0000000000000001),
1946 .AllocationPriority: 0,
1947 .GlobalPriority: false,
1948 .TSFlags: 0x00, /* TSFlags */
1949 .SpillStackID: 0, /* SpillStackID */
1950 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1951 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1952 offsetof(MipsRegisterClassStorage, SuperClasses[47]) - 23 * sizeof(MCRegisterClass),
1953 .SuperClassesSize: 0
1954 },
1955 {
1956 offsetof(MipsRegisterClassStorage, Regs[435]) - 24 * sizeof(MCRegisterClass),
1957 offsetof(MipsRegisterClassStorage, BitSets[547]) - 24 * sizeof(MCRegisterClass),
1958 .NameIdx: 469,
1959 .RegSizeInBits: 32,
1960 .RegsSize: 3,
1961 .RegSetBegin: 23, /* MinRegVal */
1962 .RegSetSize: 3, /* RegSetSize */
1963 .ID: Mips::CPU16Regs_and_GPRMM16MovePPairSecondRegClassID,
1964 .CopyCost: 1, /* CopyCost */
1965 .Allocatable: true, /* Allocatable */
1966 .BaseClass: false,
1967 offsetof(MipsRegisterClassStorage, SubClassMasks[138]) - 24 * sizeof(MCRegisterClass),
1968 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 24 * sizeof(MCRegisterClass),
1969 .LaneMask: LaneBitmask(0x0000000000000001),
1970 .AllocationPriority: 0,
1971 .GlobalPriority: false,
1972 .TSFlags: 0x00, /* TSFlags */
1973 .SpillStackID: 0, /* SpillStackID */
1974 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1975 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1976 offsetof(MipsRegisterClassStorage, SuperClasses[47]) - 24 * sizeof(MCRegisterClass),
1977 .SuperClassesSize: 9
1978 },
1979 {
1980 offsetof(MipsRegisterClassStorage, Regs[438]) - 25 * sizeof(MCRegisterClass),
1981 offsetof(MipsRegisterClassStorage, BitSets[548]) - 25 * sizeof(MCRegisterClass),
1982 .NameIdx: 933,
1983 .RegSizeInBits: 32,
1984 .RegsSize: 3,
1985 .RegSetBegin: 22, /* MinRegVal */
1986 .RegSetSize: 3, /* RegSetSize */
1987 .ID: Mips::GPRMM16MovePPairFirstRegClassID,
1988 .CopyCost: 1, /* CopyCost */
1989 .Allocatable: true, /* Allocatable */
1990 .BaseClass: false,
1991 offsetof(MipsRegisterClassStorage, SubClassMasks[144]) - 25 * sizeof(MCRegisterClass),
1992 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 25 * sizeof(MCRegisterClass),
1993 .LaneMask: LaneBitmask(0x0000000000000001),
1994 .AllocationPriority: 0,
1995 .GlobalPriority: false,
1996 .TSFlags: 0x00, /* TSFlags */
1997 .SpillStackID: 0, /* SpillStackID */
1998 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1999 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2000 offsetof(MipsRegisterClassStorage, SuperClasses[56]) - 25 * sizeof(MCRegisterClass),
2001 .SuperClassesSize: 8
2002 },
2003 {
2004 offsetof(MipsRegisterClassStorage, Regs[441]) - 26 * sizeof(MCRegisterClass),
2005 offsetof(MipsRegisterClassStorage, BitSets[549]) - 26 * sizeof(MCRegisterClass),
2006 .NameIdx: 738,
2007 .RegSizeInBits: 32,
2008 .RegsSize: 3,
2009 .RegSetBegin: 327, /* MinRegVal */
2010 .RegSetSize: 20, /* RegSetSize */
2011 .ID: Mips::GPRMM16MoveP_and_CPU16Regs_and_GPRMM16ZeroRegClassID,
2012 .CopyCost: 1, /* CopyCost */
2013 .Allocatable: true, /* Allocatable */
2014 .BaseClass: false,
2015 offsetof(MipsRegisterClassStorage, SubClassMasks[150]) - 26 * sizeof(MCRegisterClass),
2016 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 26 * sizeof(MCRegisterClass),
2017 .LaneMask: LaneBitmask(0x0000000000000001),
2018 .AllocationPriority: 0,
2019 .GlobalPriority: false,
2020 .TSFlags: 0x00, /* TSFlags */
2021 .SpillStackID: 0, /* SpillStackID */
2022 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2023 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2024 offsetof(MipsRegisterClassStorage, SuperClasses[64]) - 26 * sizeof(MCRegisterClass),
2025 .SuperClassesSize: 12
2026 },
2027 {
2028 offsetof(MipsRegisterClassStorage, Regs[444]) - 27 * sizeof(MCRegisterClass),
2029 offsetof(MipsRegisterClassStorage, BitSets[552]) - 27 * sizeof(MCRegisterClass),
2030 .NameIdx: 527,
2031 .RegSizeInBits: 32,
2032 .RegsSize: 2,
2033 .RegSetBegin: 23, /* MinRegVal */
2034 .RegSetSize: 2, /* RegSetSize */
2035 .ID: Mips::GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecondRegClassID,
2036 .CopyCost: 1, /* CopyCost */
2037 .Allocatable: true, /* Allocatable */
2038 .BaseClass: false,
2039 offsetof(MipsRegisterClassStorage, SubClassMasks[156]) - 27 * sizeof(MCRegisterClass),
2040 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 27 * sizeof(MCRegisterClass),
2041 .LaneMask: LaneBitmask(0x0000000000000001),
2042 .AllocationPriority: 0,
2043 .GlobalPriority: false,
2044 .TSFlags: 0x00, /* TSFlags */
2045 .SpillStackID: 0, /* SpillStackID */
2046 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2047 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2048 offsetof(MipsRegisterClassStorage, SuperClasses[76]) - 27 * sizeof(MCRegisterClass),
2049 .SuperClassesSize: 11
2050 },
2051 {
2052 offsetof(MipsRegisterClassStorage, Regs[446]) - 28 * sizeof(MCRegisterClass),
2053 offsetof(MipsRegisterClassStorage, BitSets[553]) - 28 * sizeof(MCRegisterClass),
2054 .NameIdx: 641,
2055 .RegSizeInBits: 32,
2056 .RegsSize: 1,
2057 .RegSetBegin: 19, /* MinRegVal */
2058 .RegSetSize: 1, /* RegSetSize */
2059 .ID: Mips::CPURARegRegClassID,
2060 .CopyCost: 1, /* CopyCost */
2061 .Allocatable: false, /* Allocatable */
2062 .BaseClass: false,
2063 offsetof(MipsRegisterClassStorage, SubClassMasks[162]) - 28 * sizeof(MCRegisterClass),
2064 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 28 * sizeof(MCRegisterClass),
2065 .LaneMask: LaneBitmask(0x0000000000000001),
2066 .AllocationPriority: 0,
2067 .GlobalPriority: false,
2068 .TSFlags: 0x00, /* TSFlags */
2069 .SpillStackID: 0, /* SpillStackID */
2070 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2071 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2072 offsetof(MipsRegisterClassStorage, SuperClasses[87]) - 28 * sizeof(MCRegisterClass),
2073 .SuperClassesSize: 3
2074 },
2075 {
2076 offsetof(MipsRegisterClassStorage, Regs[447]) - 29 * sizeof(MCRegisterClass),
2077 offsetof(MipsRegisterClassStorage, BitSets[554]) - 29 * sizeof(MCRegisterClass),
2078 .NameIdx: 650,
2079 .RegSizeInBits: 32,
2080 .RegsSize: 1,
2081 .RegSetBegin: 20, /* MinRegVal */
2082 .RegSetSize: 1, /* RegSetSize */
2083 .ID: Mips::CPUSPRegRegClassID,
2084 .CopyCost: 1, /* CopyCost */
2085 .Allocatable: false, /* Allocatable */
2086 .BaseClass: false,
2087 offsetof(MipsRegisterClassStorage, SubClassMasks[168]) - 29 * sizeof(MCRegisterClass),
2088 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 29 * sizeof(MCRegisterClass),
2089 .LaneMask: LaneBitmask(0x0000000000000001),
2090 .AllocationPriority: 0,
2091 .GlobalPriority: false,
2092 .TSFlags: 0x00, /* TSFlags */
2093 .SpillStackID: 0, /* SpillStackID */
2094 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2095 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2096 offsetof(MipsRegisterClassStorage, SuperClasses[90]) - 29 * sizeof(MCRegisterClass),
2097 .SuperClassesSize: 4
2098 },
2099 {
2100 offsetof(MipsRegisterClassStorage, Regs[448]) - 30 * sizeof(MCRegisterClass),
2101 offsetof(MipsRegisterClassStorage, BitSets[555]) - 30 * sizeof(MCRegisterClass),
2102 .NameIdx: 129,
2103 .RegSizeInBits: 32,
2104 .RegsSize: 1,
2105 .RegSetBegin: 2, /* MinRegVal */
2106 .RegSetSize: 1, /* RegSetSize */
2107 .ID: Mips::DSPCCRegClassID,
2108 .CopyCost: 1, /* CopyCost */
2109 .Allocatable: true, /* Allocatable */
2110 .BaseClass: false,
2111 offsetof(MipsRegisterClassStorage, SubClassMasks[174]) - 30 * sizeof(MCRegisterClass),
2112 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 30 * sizeof(MCRegisterClass),
2113 .LaneMask: LaneBitmask(0x0000000000000001),
2114 .AllocationPriority: 0,
2115 .GlobalPriority: false,
2116 .TSFlags: 0x00, /* TSFlags */
2117 .SpillStackID: 0, /* SpillStackID */
2118 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2119 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2120 offsetof(MipsRegisterClassStorage, SuperClasses[94]) - 30 * sizeof(MCRegisterClass),
2121 .SuperClassesSize: 0
2122 },
2123 {
2124 offsetof(MipsRegisterClassStorage, Regs[449]) - 31 * sizeof(MCRegisterClass),
2125 offsetof(MipsRegisterClassStorage, BitSets[556]) - 31 * sizeof(MCRegisterClass),
2126 .NameIdx: 15,
2127 .RegSizeInBits: 32,
2128 .RegsSize: 1,
2129 .RegSetBegin: 9, /* MinRegVal */
2130 .RegSetSize: 1, /* RegSetSize */
2131 .ID: Mips::GP32RegClassID,
2132 .CopyCost: 1, /* CopyCost */
2133 .Allocatable: false, /* Allocatable */
2134 .BaseClass: false,
2135 offsetof(MipsRegisterClassStorage, SubClassMasks[177]) - 31 * sizeof(MCRegisterClass),
2136 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 31 * sizeof(MCRegisterClass),
2137 .LaneMask: LaneBitmask(0x0000000000000001),
2138 .AllocationPriority: 0,
2139 .GlobalPriority: false,
2140 .TSFlags: 0x00, /* TSFlags */
2141 .SpillStackID: 0, /* SpillStackID */
2142 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2143 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2144 offsetof(MipsRegisterClassStorage, SuperClasses[94]) - 31 * sizeof(MCRegisterClass),
2145 .SuperClassesSize: 3
2146 },
2147 {
2148 offsetof(MipsRegisterClassStorage, Regs[450]) - 32 * sizeof(MCRegisterClass),
2149 offsetof(MipsRegisterClassStorage, BitSets[557]) - 32 * sizeof(MCRegisterClass),
2150 .NameIdx: 183,
2151 .RegSizeInBits: 32,
2152 .RegsSize: 1,
2153 .RegSetBegin: 21, /* MinRegVal */
2154 .RegSetSize: 1, /* RegSetSize */
2155 .ID: Mips::GPR32ZERORegClassID,
2156 .CopyCost: 1, /* CopyCost */
2157 .Allocatable: true, /* Allocatable */
2158 .BaseClass: false,
2159 offsetof(MipsRegisterClassStorage, SubClassMasks[183]) - 32 * sizeof(MCRegisterClass),
2160 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 32 * sizeof(MCRegisterClass),
2161 .LaneMask: LaneBitmask(0x0000000000000001),
2162 .AllocationPriority: 0,
2163 .GlobalPriority: false,
2164 .TSFlags: 0x00, /* TSFlags */
2165 .SpillStackID: 0, /* SpillStackID */
2166 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2167 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2168 offsetof(MipsRegisterClassStorage, SuperClasses[97]) - 32 * sizeof(MCRegisterClass),
2169 .SuperClassesSize: 5
2170 },
2171 {
2172 offsetof(MipsRegisterClassStorage, Regs[451]) - 33 * sizeof(MCRegisterClass),
2173 offsetof(MipsRegisterClassStorage, BitSets[558]) - 33 * sizeof(MCRegisterClass),
2174 .NameIdx: 5,
2175 .RegSizeInBits: 32,
2176 .RegsSize: 1,
2177 .RegSetBegin: 253, /* MinRegVal */
2178 .RegSetSize: 1, /* RegSetSize */
2179 .ID: Mips::HI32RegClassID,
2180 .CopyCost: 1, /* CopyCost */
2181 .Allocatable: true, /* Allocatable */
2182 .BaseClass: false,
2183 offsetof(MipsRegisterClassStorage, SubClassMasks[189]) - 33 * sizeof(MCRegisterClass),
2184 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[12]) - 33 * sizeof(MCRegisterClass),
2185 .LaneMask: LaneBitmask(0x0000000000000001),
2186 .AllocationPriority: 0,
2187 .GlobalPriority: false,
2188 .TSFlags: 0x00, /* TSFlags */
2189 .SpillStackID: 0, /* SpillStackID */
2190 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2191 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2192 offsetof(MipsRegisterClassStorage, SuperClasses[102]) - 33 * sizeof(MCRegisterClass),
2193 .SuperClassesSize: 1
2194 },
2195 {
2196 offsetof(MipsRegisterClassStorage, Regs[452]) - 34 * sizeof(MCRegisterClass),
2197 offsetof(MipsRegisterClassStorage, BitSets[559]) - 34 * sizeof(MCRegisterClass),
2198 .NameIdx: 10,
2199 .RegSizeInBits: 32,
2200 .RegsSize: 1,
2201 .RegSetBegin: 291, /* MinRegVal */
2202 .RegSetSize: 1, /* RegSetSize */
2203 .ID: Mips::LO32RegClassID,
2204 .CopyCost: 1, /* CopyCost */
2205 .Allocatable: true, /* Allocatable */
2206 .BaseClass: false,
2207 offsetof(MipsRegisterClassStorage, SubClassMasks[201]) - 34 * sizeof(MCRegisterClass),
2208 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[6]) - 34 * sizeof(MCRegisterClass),
2209 .LaneMask: LaneBitmask(0x0000000000000001),
2210 .AllocationPriority: 0,
2211 .GlobalPriority: false,
2212 .TSFlags: 0x00, /* TSFlags */
2213 .SpillStackID: 0, /* SpillStackID */
2214 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2215 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2216 offsetof(MipsRegisterClassStorage, SuperClasses[103]) - 34 * sizeof(MCRegisterClass),
2217 .SuperClassesSize: 1
2218 },
2219 {
2220 offsetof(MipsRegisterClassStorage, Regs[453]) - 35 * sizeof(MCRegisterClass),
2221 offsetof(MipsRegisterClassStorage, BitSets[560]) - 35 * sizeof(MCRegisterClass),
2222 .NameIdx: 20,
2223 .RegSizeInBits: 32,
2224 .RegsSize: 1,
2225 .RegSetBegin: 20, /* MinRegVal */
2226 .RegSetSize: 1, /* RegSetSize */
2227 .ID: Mips::SP32RegClassID,
2228 .CopyCost: 1, /* CopyCost */
2229 .Allocatable: false, /* Allocatable */
2230 .BaseClass: false,
2231 offsetof(MipsRegisterClassStorage, SubClassMasks[210]) - 35 * sizeof(MCRegisterClass),
2232 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 35 * sizeof(MCRegisterClass),
2233 .LaneMask: LaneBitmask(0x0000000000000001),
2234 .AllocationPriority: 0,
2235 .GlobalPriority: false,
2236 .TSFlags: 0x00, /* TSFlags */
2237 .SpillStackID: 0, /* SpillStackID */
2238 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2239 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2240 offsetof(MipsRegisterClassStorage, SuperClasses[104]) - 35 * sizeof(MCRegisterClass),
2241 .SuperClassesSize: 5
2242 },
2243 {
2244 offsetof(MipsRegisterClassStorage, Regs[454]) - 36 * sizeof(MCRegisterClass),
2245 offsetof(MipsRegisterClassStorage, BitSets[561]) - 36 * sizeof(MCRegisterClass),
2246 .NameIdx: 117,
2247 .RegSizeInBits: 32,
2248 .RegsSize: 32,
2249 .RegSetBegin: 385, /* MinRegVal */
2250 .RegSetSize: 32, /* RegSetSize */
2251 .ID: Mips::FGR64CCRegClassID,
2252 .CopyCost: 1, /* CopyCost */
2253 .Allocatable: true, /* Allocatable */
2254 .BaseClass: false,
2255 offsetof(MipsRegisterClassStorage, SubClassMasks[216]) - 36 * sizeof(MCRegisterClass),
2256 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[2]) - 36 * sizeof(MCRegisterClass),
2257 .LaneMask: LaneBitmask(0x0000000000000041),
2258 .AllocationPriority: 0,
2259 .GlobalPriority: false,
2260 .TSFlags: 0x00, /* TSFlags */
2261 .SpillStackID: 0, /* SpillStackID */
2262 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2263 .CoveredBySubRegs: true, /* CoveredBySubRegs */
2264 offsetof(MipsRegisterClassStorage, SuperClasses[109]) - 36 * sizeof(MCRegisterClass),
2265 .SuperClassesSize: 0
2266 },
2267 {
2268 offsetof(MipsRegisterClassStorage, Regs[486]) - 37 * sizeof(MCRegisterClass),
2269 offsetof(MipsRegisterClassStorage, BitSets[565]) - 37 * sizeof(MCRegisterClass),
2270 .NameIdx: 74,
2271 .RegSizeInBits: 64,
2272 .RegsSize: 32,
2273 .RegSetBegin: 385, /* MinRegVal */
2274 .RegSetSize: 32, /* RegSetSize */
2275 .ID: Mips::FGR64RegClassID,
2276 .CopyCost: 1, /* CopyCost */
2277 .Allocatable: true, /* Allocatable */
2278 .BaseClass: false,
2279 offsetof(MipsRegisterClassStorage, SubClassMasks[222]) - 37 * sizeof(MCRegisterClass),
2280 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[2]) - 37 * sizeof(MCRegisterClass),
2281 .LaneMask: LaneBitmask(0x0000000000000041),
2282 .AllocationPriority: 0,
2283 .GlobalPriority: false,
2284 .TSFlags: 0x00, /* TSFlags */
2285 .SpillStackID: 0, /* SpillStackID */
2286 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2287 .CoveredBySubRegs: true, /* CoveredBySubRegs */
2288 offsetof(MipsRegisterClassStorage, SuperClasses[109]) - 37 * sizeof(MCRegisterClass),
2289 .SuperClassesSize: 1
2290 },
2291 {
2292 offsetof(MipsRegisterClassStorage, Regs[518]) - 38 * sizeof(MCRegisterClass),
2293 offsetof(MipsRegisterClassStorage, BitSets[569]) - 38 * sizeof(MCRegisterClass),
2294 .NameIdx: 80,
2295 .RegSizeInBits: 64,
2296 .RegsSize: 32,
2297 .RegSetBegin: 30, /* MinRegVal */
2298 .RegSetSize: 412, /* RegSetSize */
2299 .ID: Mips::GPR64RegClassID,
2300 .CopyCost: 1, /* CopyCost */
2301 .Allocatable: true, /* Allocatable */
2302 .BaseClass: false,
2303 offsetof(MipsRegisterClassStorage, SubClassMasks[228]) - 38 * sizeof(MCRegisterClass),
2304 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 38 * sizeof(MCRegisterClass),
2305 .LaneMask: LaneBitmask(0x0000000000000001),
2306 .AllocationPriority: 0,
2307 .GlobalPriority: false,
2308 .TSFlags: 0x00, /* TSFlags */
2309 .SpillStackID: 0, /* SpillStackID */
2310 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2311 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2312 offsetof(MipsRegisterClassStorage, SuperClasses[110]) - 38 * sizeof(MCRegisterClass),
2313 .SuperClassesSize: 0
2314 },
2315 {
2316 offsetof(MipsRegisterClassStorage, Regs[550]) - 39 * sizeof(MCRegisterClass),
2317 offsetof(MipsRegisterClassStorage, BitSets[621]) - 39 * sizeof(MCRegisterClass),
2318 .NameIdx: 193,
2319 .RegSizeInBits: 64,
2320 .RegsSize: 31,
2321 .RegSetBegin: 30, /* MinRegVal */
2322 .RegSetSize: 412, /* RegSetSize */
2323 .ID: Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID,
2324 .CopyCost: 1, /* CopyCost */
2325 .Allocatable: true, /* Allocatable */
2326 .BaseClass: false,
2327 offsetof(MipsRegisterClassStorage, SubClassMasks[231]) - 39 * sizeof(MCRegisterClass),
2328 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 39 * sizeof(MCRegisterClass),
2329 .LaneMask: LaneBitmask(0x0000000000000001),
2330 .AllocationPriority: 0,
2331 .GlobalPriority: false,
2332 .TSFlags: 0x00, /* TSFlags */
2333 .SpillStackID: 0, /* SpillStackID */
2334 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2335 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2336 offsetof(MipsRegisterClassStorage, SuperClasses[110]) - 39 * sizeof(MCRegisterClass),
2337 .SuperClassesSize: 1
2338 },
2339 {
2340 offsetof(MipsRegisterClassStorage, Regs[581]) - 40 * sizeof(MCRegisterClass),
2341 offsetof(MipsRegisterClassStorage, BitSets[673]) - 40 * sizeof(MCRegisterClass),
2342 .NameIdx: 73,
2343 .RegSizeInBits: 64,
2344 .RegsSize: 16,
2345 .RegSetBegin: 127, /* MinRegVal */
2346 .RegSetSize: 16, /* RegSetSize */
2347 .ID: Mips::AFGR64RegClassID,
2348 .CopyCost: 1, /* CopyCost */
2349 .Allocatable: true, /* Allocatable */
2350 .BaseClass: false,
2351 offsetof(MipsRegisterClassStorage, SubClassMasks[234]) - 40 * sizeof(MCRegisterClass),
2352 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 40 * sizeof(MCRegisterClass),
2353 .LaneMask: LaneBitmask(0x0000000000000041),
2354 .AllocationPriority: 0,
2355 .GlobalPriority: false,
2356 .TSFlags: 0x00, /* TSFlags */
2357 .SpillStackID: 0, /* SpillStackID */
2358 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2359 .CoveredBySubRegs: true, /* CoveredBySubRegs */
2360 offsetof(MipsRegisterClassStorage, SuperClasses[111]) - 40 * sizeof(MCRegisterClass),
2361 .SuperClassesSize: 0
2362 },
2363 {
2364 offsetof(MipsRegisterClassStorage, Regs[597]) - 41 * sizeof(MCRegisterClass),
2365 offsetof(MipsRegisterClassStorage, BitSets[675]) - 41 * sizeof(MCRegisterClass),
2366 .NameIdx: 252,
2367 .RegSizeInBits: 64,
2368 .RegsSize: 9,
2369 .RegSetBegin: 334, /* MinRegVal */
2370 .RegSetSize: 108, /* RegSetSize */
2371 .ID: Mips::GPR64_with_sub_32_in_CPU16RegsPlusSPRegClassID,
2372 .CopyCost: 1, /* CopyCost */
2373 .Allocatable: true, /* Allocatable */
2374 .BaseClass: false,
2375 offsetof(MipsRegisterClassStorage, SubClassMasks[237]) - 41 * sizeof(MCRegisterClass),
2376 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 41 * sizeof(MCRegisterClass),
2377 .LaneMask: LaneBitmask(0x0000000000000001),
2378 .AllocationPriority: 0,
2379 .GlobalPriority: false,
2380 .TSFlags: 0x00, /* TSFlags */
2381 .SpillStackID: 0, /* SpillStackID */
2382 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2383 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2384 offsetof(MipsRegisterClassStorage, SuperClasses[111]) - 41 * sizeof(MCRegisterClass),
2385 .SuperClassesSize: 2
2386 },
2387 {
2388 offsetof(MipsRegisterClassStorage, Regs[606]) - 42 * sizeof(MCRegisterClass),
2389 offsetof(MipsRegisterClassStorage, BitSets[689]) - 42 * sizeof(MCRegisterClass),
2390 .NameIdx: 861,
2391 .RegSizeInBits: 64,
2392 .RegsSize: 8,
2393 .RegSetBegin: 380, /* MinRegVal */
2394 .RegSetSize: 62, /* RegSetSize */
2395 .ID: Mips::GPR64_with_sub_32_in_CPU16RegsRegClassID,
2396 .CopyCost: 1, /* CopyCost */
2397 .Allocatable: true, /* Allocatable */
2398 .BaseClass: false,
2399 offsetof(MipsRegisterClassStorage, SubClassMasks[240]) - 42 * sizeof(MCRegisterClass),
2400 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 42 * sizeof(MCRegisterClass),
2401 .LaneMask: LaneBitmask(0x0000000000000001),
2402 .AllocationPriority: 0,
2403 .GlobalPriority: false,
2404 .TSFlags: 0x00, /* TSFlags */
2405 .SpillStackID: 0, /* SpillStackID */
2406 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2407 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2408 offsetof(MipsRegisterClassStorage, SuperClasses[113]) - 42 * sizeof(MCRegisterClass),
2409 .SuperClassesSize: 3
2410 },
2411 {
2412 offsetof(MipsRegisterClassStorage, Regs[614]) - 43 * sizeof(MCRegisterClass),
2413 offsetof(MipsRegisterClassStorage, BitSets[697]) - 43 * sizeof(MCRegisterClass),
2414 .NameIdx: 397,
2415 .RegSizeInBits: 64,
2416 .RegsSize: 8,
2417 .RegSetBegin: 379, /* MinRegVal */
2418 .RegSetSize: 63, /* RegSetSize */
2419 .ID: Mips::GPR64_with_sub_32_in_GPRMM16MovePRegClassID,
2420 .CopyCost: 1, /* CopyCost */
2421 .Allocatable: true, /* Allocatable */
2422 .BaseClass: false,
2423 offsetof(MipsRegisterClassStorage, SubClassMasks[243]) - 43 * sizeof(MCRegisterClass),
2424 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 43 * sizeof(MCRegisterClass),
2425 .LaneMask: LaneBitmask(0x0000000000000001),
2426 .AllocationPriority: 0,
2427 .GlobalPriority: false,
2428 .TSFlags: 0x00, /* TSFlags */
2429 .SpillStackID: 0, /* SpillStackID */
2430 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2431 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2432 offsetof(MipsRegisterClassStorage, SuperClasses[116]) - 43 * sizeof(MCRegisterClass),
2433 .SuperClassesSize: 1
2434 },
2435 {
2436 offsetof(MipsRegisterClassStorage, Regs[622]) - 44 * sizeof(MCRegisterClass),
2437 offsetof(MipsRegisterClassStorage, BitSets[705]) - 44 * sizeof(MCRegisterClass),
2438 .NameIdx: 828,
2439 .RegSizeInBits: 64,
2440 .RegsSize: 8,
2441 .RegSetBegin: 379, /* MinRegVal */
2442 .RegSetSize: 63, /* RegSetSize */
2443 .ID: Mips::GPR64_with_sub_32_in_GPRMM16ZeroRegClassID,
2444 .CopyCost: 1, /* CopyCost */
2445 .Allocatable: true, /* Allocatable */
2446 .BaseClass: false,
2447 offsetof(MipsRegisterClassStorage, SubClassMasks[246]) - 44 * sizeof(MCRegisterClass),
2448 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 44 * sizeof(MCRegisterClass),
2449 .LaneMask: LaneBitmask(0x0000000000000001),
2450 .AllocationPriority: 0,
2451 .GlobalPriority: false,
2452 .TSFlags: 0x00, /* TSFlags */
2453 .SpillStackID: 0, /* SpillStackID */
2454 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2455 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2456 offsetof(MipsRegisterClassStorage, SuperClasses[117]) - 44 * sizeof(MCRegisterClass),
2457 .SuperClassesSize: 1
2458 },
2459 {
2460 offsetof(MipsRegisterClassStorage, Regs[630]) - 45 * sizeof(MCRegisterClass),
2461 offsetof(MipsRegisterClassStorage, BitSets[713]) - 45 * sizeof(MCRegisterClass),
2462 .NameIdx: 781,
2463 .RegSizeInBits: 64,
2464 .RegsSize: 7,
2465 .RegSetBegin: 380, /* MinRegVal */
2466 .RegSetSize: 62, /* RegSetSize */
2467 .ID: Mips::GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16ZeroRegClassID,
2468 .CopyCost: 1, /* CopyCost */
2469 .Allocatable: true, /* Allocatable */
2470 .BaseClass: false,
2471 offsetof(MipsRegisterClassStorage, SubClassMasks[249]) - 45 * sizeof(MCRegisterClass),
2472 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 45 * sizeof(MCRegisterClass),
2473 .LaneMask: LaneBitmask(0x0000000000000001),
2474 .AllocationPriority: 0,
2475 .GlobalPriority: false,
2476 .TSFlags: 0x00, /* TSFlags */
2477 .SpillStackID: 0, /* SpillStackID */
2478 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2479 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2480 offsetof(MipsRegisterClassStorage, SuperClasses[118]) - 45 * sizeof(MCRegisterClass),
2481 .SuperClassesSize: 5
2482 },
2483 {
2484 offsetof(MipsRegisterClassStorage, Regs[637]) - 46 * sizeof(MCRegisterClass),
2485 offsetof(MipsRegisterClassStorage, BitSets[721]) - 46 * sizeof(MCRegisterClass),
2486 .NameIdx: 298,
2487 .RegSizeInBits: 64,
2488 .RegsSize: 7,
2489 .RegSetBegin: 422, /* MinRegVal */
2490 .RegSetSize: 20, /* RegSetSize */
2491 .ID: Mips::GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MovePRegClassID,
2492 .CopyCost: 1, /* CopyCost */
2493 .Allocatable: true, /* Allocatable */
2494 .BaseClass: false,
2495 offsetof(MipsRegisterClassStorage, SubClassMasks[252]) - 46 * sizeof(MCRegisterClass),
2496 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 46 * sizeof(MCRegisterClass),
2497 .LaneMask: LaneBitmask(0x0000000000000001),
2498 .AllocationPriority: 0,
2499 .GlobalPriority: false,
2500 .TSFlags: 0x00, /* TSFlags */
2501 .SpillStackID: 0, /* SpillStackID */
2502 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2503 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2504 offsetof(MipsRegisterClassStorage, SuperClasses[123]) - 46 * sizeof(MCRegisterClass),
2505 .SuperClassesSize: 3
2506 },
2507 {
2508 offsetof(MipsRegisterClassStorage, Regs[644]) - 47 * sizeof(MCRegisterClass),
2509 offsetof(MipsRegisterClassStorage, BitSets[724]) - 47 * sizeof(MCRegisterClass),
2510 .NameIdx: 576,
2511 .RegSizeInBits: 64,
2512 .RegsSize: 5,
2513 .RegSetBegin: 381, /* MinRegVal */
2514 .RegSetSize: 48, /* RegSetSize */
2515 .ID: Mips::GPR64_with_sub_32_in_GPRMM16MovePPairSecondRegClassID,
2516 .CopyCost: 1, /* CopyCost */
2517 .Allocatable: true, /* Allocatable */
2518 .BaseClass: false,
2519 offsetof(MipsRegisterClassStorage, SubClassMasks[255]) - 47 * sizeof(MCRegisterClass),
2520 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 47 * sizeof(MCRegisterClass),
2521 .LaneMask: LaneBitmask(0x0000000000000001),
2522 .AllocationPriority: 0,
2523 .GlobalPriority: false,
2524 .TSFlags: 0x00, /* TSFlags */
2525 .SpillStackID: 0, /* SpillStackID */
2526 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2527 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2528 offsetof(MipsRegisterClassStorage, SuperClasses[126]) - 47 * sizeof(MCRegisterClass),
2529 .SuperClassesSize: 2
2530 },
2531 {
2532 offsetof(MipsRegisterClassStorage, Regs[649]) - 48 * sizeof(MCRegisterClass),
2533 offsetof(MipsRegisterClassStorage, BitSets[730]) - 48 * sizeof(MCRegisterClass),
2534 .NameIdx: 243,
2535 .RegSizeInBits: 64,
2536 .RegsSize: 4,
2537 .RegSetBegin: 26, /* MinRegVal */
2538 .RegSetSize: 4, /* RegSetSize */
2539 .ID: Mips::ACC64DSPRegClassID,
2540 .CopyCost: 1, /* CopyCost */
2541 .Allocatable: true, /* Allocatable */
2542 .BaseClass: false,
2543 offsetof(MipsRegisterClassStorage, SubClassMasks[258]) - 48 * sizeof(MCRegisterClass),
2544 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[16]) - 48 * sizeof(MCRegisterClass),
2545 .LaneMask: LaneBitmask(0x0000000000000041),
2546 .AllocationPriority: 0,
2547 .GlobalPriority: false,
2548 .TSFlags: 0x00, /* TSFlags */
2549 .SpillStackID: 0, /* SpillStackID */
2550 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2551 .CoveredBySubRegs: true, /* CoveredBySubRegs */
2552 offsetof(MipsRegisterClassStorage, SuperClasses[128]) - 48 * sizeof(MCRegisterClass),
2553 .SuperClassesSize: 0
2554 },
2555 {
2556 offsetof(MipsRegisterClassStorage, Regs[653]) - 49 * sizeof(MCRegisterClass),
2557 offsetof(MipsRegisterClassStorage, BitSets[731]) - 49 * sizeof(MCRegisterClass),
2558 .NameIdx: 349,
2559 .RegSizeInBits: 64,
2560 .RegsSize: 4,
2561 .RegSetBegin: 422, /* MinRegVal */
2562 .RegSetSize: 20, /* RegSetSize */
2563 .ID: Mips::GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePRegClassID,
2564 .CopyCost: 1, /* CopyCost */
2565 .Allocatable: true, /* Allocatable */
2566 .BaseClass: false,
2567 offsetof(MipsRegisterClassStorage, SubClassMasks[264]) - 49 * sizeof(MCRegisterClass),
2568 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 49 * sizeof(MCRegisterClass),
2569 .LaneMask: LaneBitmask(0x0000000000000001),
2570 .AllocationPriority: 0,
2571 .GlobalPriority: false,
2572 .TSFlags: 0x00, /* TSFlags */
2573 .SpillStackID: 0, /* SpillStackID */
2574 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2575 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2576 offsetof(MipsRegisterClassStorage, SuperClasses[128]) - 49 * sizeof(MCRegisterClass),
2577 .SuperClassesSize: 6
2578 },
2579 {
2580 offsetof(MipsRegisterClassStorage, Regs[657]) - 50 * sizeof(MCRegisterClass),
2581 offsetof(MipsRegisterClassStorage, BitSets[734]) - 50 * sizeof(MCRegisterClass),
2582 .NameIdx: 667,
2583 .RegSizeInBits: 64,
2584 .RegsSize: 4,
2585 .RegSetBegin: 379, /* MinRegVal */
2586 .RegSetSize: 63, /* RegSetSize */
2587 .ID: Mips::GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16ZeroRegClassID,
2588 .CopyCost: 1, /* CopyCost */
2589 .Allocatable: true, /* Allocatable */
2590 .BaseClass: false,
2591 offsetof(MipsRegisterClassStorage, SubClassMasks[267]) - 50 * sizeof(MCRegisterClass),
2592 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 50 * sizeof(MCRegisterClass),
2593 .LaneMask: LaneBitmask(0x0000000000000001),
2594 .AllocationPriority: 0,
2595 .GlobalPriority: false,
2596 .TSFlags: 0x00, /* TSFlags */
2597 .SpillStackID: 0, /* SpillStackID */
2598 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2599 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2600 offsetof(MipsRegisterClassStorage, SuperClasses[134]) - 50 * sizeof(MCRegisterClass),
2601 .SuperClassesSize: 3
2602 },
2603 {
2604 offsetof(MipsRegisterClassStorage, Regs[661]) - 51 * sizeof(MCRegisterClass),
2605 offsetof(MipsRegisterClassStorage, BitSets[742]) - 51 * sizeof(MCRegisterClass),
2606 .NameIdx: 448,
2607 .RegSizeInBits: 64,
2608 .RegsSize: 3,
2609 .RegSetBegin: 381, /* MinRegVal */
2610 .RegSetSize: 3, /* RegSetSize */
2611 .ID: Mips::GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePPairSecondRegClassID,
2612 .CopyCost: 1, /* CopyCost */
2613 .Allocatable: true, /* Allocatable */
2614 .BaseClass: false,
2615 offsetof(MipsRegisterClassStorage, SubClassMasks[270]) - 51 * sizeof(MCRegisterClass),
2616 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 51 * sizeof(MCRegisterClass),
2617 .LaneMask: LaneBitmask(0x0000000000000001),
2618 .AllocationPriority: 0,
2619 .GlobalPriority: false,
2620 .TSFlags: 0x00, /* TSFlags */
2621 .SpillStackID: 0, /* SpillStackID */
2622 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2623 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2624 offsetof(MipsRegisterClassStorage, SuperClasses[137]) - 51 * sizeof(MCRegisterClass),
2625 .SuperClassesSize: 7
2626 },
2627 {
2628 offsetof(MipsRegisterClassStorage, Regs[664]) - 52 * sizeof(MCRegisterClass),
2629 offsetof(MipsRegisterClassStorage, BitSets[743]) - 52 * sizeof(MCRegisterClass),
2630 .NameIdx: 912,
2631 .RegSizeInBits: 64,
2632 .RegsSize: 3,
2633 .RegSetBegin: 380, /* MinRegVal */
2634 .RegSetSize: 3, /* RegSetSize */
2635 .ID: Mips::GPR64_with_sub_32_in_GPRMM16MovePPairFirstRegClassID,
2636 .CopyCost: 1, /* CopyCost */
2637 .Allocatable: true, /* Allocatable */
2638 .BaseClass: false,
2639 offsetof(MipsRegisterClassStorage, SubClassMasks[273]) - 52 * sizeof(MCRegisterClass),
2640 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 52 * sizeof(MCRegisterClass),
2641 .LaneMask: LaneBitmask(0x0000000000000001),
2642 .AllocationPriority: 0,
2643 .GlobalPriority: false,
2644 .TSFlags: 0x00, /* TSFlags */
2645 .SpillStackID: 0, /* SpillStackID */
2646 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2647 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2648 offsetof(MipsRegisterClassStorage, SuperClasses[144]) - 52 * sizeof(MCRegisterClass),
2649 .SuperClassesSize: 6
2650 },
2651 {
2652 offsetof(MipsRegisterClassStorage, Regs[667]) - 53 * sizeof(MCRegisterClass),
2653 offsetof(MipsRegisterClassStorage, BitSets[744]) - 53 * sizeof(MCRegisterClass),
2654 .NameIdx: 717,
2655 .RegSizeInBits: 64,
2656 .RegsSize: 3,
2657 .RegSetBegin: 423, /* MinRegVal */
2658 .RegSetSize: 19, /* RegSetSize */
2659 .ID: Mips::GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16ZeroRegClassID,
2660 .CopyCost: 1, /* CopyCost */
2661 .Allocatable: true, /* Allocatable */
2662 .BaseClass: false,
2663 offsetof(MipsRegisterClassStorage, SubClassMasks[276]) - 53 * sizeof(MCRegisterClass),
2664 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 53 * sizeof(MCRegisterClass),
2665 .LaneMask: LaneBitmask(0x0000000000000001),
2666 .AllocationPriority: 0,
2667 .GlobalPriority: false,
2668 .TSFlags: 0x00, /* TSFlags */
2669 .SpillStackID: 0, /* SpillStackID */
2670 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2671 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2672 offsetof(MipsRegisterClassStorage, SuperClasses[150]) - 53 * sizeof(MCRegisterClass),
2673 .SuperClassesSize: 10
2674 },
2675 {
2676 offsetof(MipsRegisterClassStorage, Regs[670]) - 54 * sizeof(MCRegisterClass),
2677 offsetof(MipsRegisterClassStorage, BitSets[747]) - 54 * sizeof(MCRegisterClass),
2678 .NameIdx: 151,
2679 .RegSizeInBits: 64,
2680 .RegsSize: 3,
2681 .RegSetBegin: 295, /* MinRegVal */
2682 .RegSetSize: 3, /* RegSetSize */
2683 .ID: Mips::OCTEON_MPLRegClassID,
2684 .CopyCost: 1, /* CopyCost */
2685 .Allocatable: false, /* Allocatable */
2686 .BaseClass: false,
2687 offsetof(MipsRegisterClassStorage, SubClassMasks[279]) - 54 * sizeof(MCRegisterClass),
2688 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 54 * sizeof(MCRegisterClass),
2689 .LaneMask: LaneBitmask(0x0000000000000001),
2690 .AllocationPriority: 0,
2691 .GlobalPriority: false,
2692 .TSFlags: 0x00, /* TSFlags */
2693 .SpillStackID: 0, /* SpillStackID */
2694 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2695 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2696 offsetof(MipsRegisterClassStorage, SuperClasses[160]) - 54 * sizeof(MCRegisterClass),
2697 .SuperClassesSize: 0
2698 },
2699 {
2700 offsetof(MipsRegisterClassStorage, Regs[673]) - 55 * sizeof(MCRegisterClass),
2701 offsetof(MipsRegisterClassStorage, BitSets[748]) - 55 * sizeof(MCRegisterClass),
2702 .NameIdx: 289,
2703 .RegSizeInBits: 64,
2704 .RegsSize: 3,
2705 .RegSetBegin: 322, /* MinRegVal */
2706 .RegSetSize: 3, /* RegSetSize */
2707 .ID: Mips::OCTEON_PRegClassID,
2708 .CopyCost: 1, /* CopyCost */
2709 .Allocatable: false, /* Allocatable */
2710 .BaseClass: false,
2711 offsetof(MipsRegisterClassStorage, SubClassMasks[282]) - 55 * sizeof(MCRegisterClass),
2712 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 55 * sizeof(MCRegisterClass),
2713 .LaneMask: LaneBitmask(0x0000000000000001),
2714 .AllocationPriority: 0,
2715 .GlobalPriority: false,
2716 .TSFlags: 0x00, /* TSFlags */
2717 .SpillStackID: 0, /* SpillStackID */
2718 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2719 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2720 offsetof(MipsRegisterClassStorage, SuperClasses[160]) - 55 * sizeof(MCRegisterClass),
2721 .SuperClassesSize: 0
2722 },
2723 {
2724 offsetof(MipsRegisterClassStorage, Regs[676]) - 56 * sizeof(MCRegisterClass),
2725 offsetof(MipsRegisterClassStorage, BitSets[749]) - 56 * sizeof(MCRegisterClass),
2726 .NameIdx: 506,
2727 .RegSizeInBits: 64,
2728 .RegsSize: 2,
2729 .RegSetBegin: 381, /* MinRegVal */
2730 .RegSetSize: 2, /* RegSetSize */
2731 .ID: Mips::GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecondRegClassID,
2732 .CopyCost: 1, /* CopyCost */
2733 .Allocatable: true, /* Allocatable */
2734 .BaseClass: false,
2735 offsetof(MipsRegisterClassStorage, SubClassMasks[285]) - 56 * sizeof(MCRegisterClass),
2736 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 56 * sizeof(MCRegisterClass),
2737 .LaneMask: LaneBitmask(0x0000000000000001),
2738 .AllocationPriority: 0,
2739 .GlobalPriority: false,
2740 .TSFlags: 0x00, /* TSFlags */
2741 .SpillStackID: 0, /* SpillStackID */
2742 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2743 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2744 offsetof(MipsRegisterClassStorage, SuperClasses[160]) - 56 * sizeof(MCRegisterClass),
2745 .SuperClassesSize: 9
2746 },
2747 {
2748 offsetof(MipsRegisterClassStorage, Regs[678]) - 57 * sizeof(MCRegisterClass),
2749 offsetof(MipsRegisterClassStorage, BitSets[750]) - 57 * sizeof(MCRegisterClass),
2750 .NameIdx: 47,
2751 .RegSizeInBits: 64,
2752 .RegsSize: 1,
2753 .RegSetBegin: 26, /* MinRegVal */
2754 .RegSetSize: 1, /* RegSetSize */
2755 .ID: Mips::ACC64RegClassID,
2756 .CopyCost: 1, /* CopyCost */
2757 .Allocatable: true, /* Allocatable */
2758 .BaseClass: false,
2759 offsetof(MipsRegisterClassStorage, SubClassMasks[288]) - 57 * sizeof(MCRegisterClass),
2760 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[16]) - 57 * sizeof(MCRegisterClass),
2761 .LaneMask: LaneBitmask(0x0000000000000041),
2762 .AllocationPriority: 0,
2763 .GlobalPriority: false,
2764 .TSFlags: 0x00, /* TSFlags */
2765 .SpillStackID: 0, /* SpillStackID */
2766 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2767 .CoveredBySubRegs: true, /* CoveredBySubRegs */
2768 offsetof(MipsRegisterClassStorage, SuperClasses[169]) - 57 * sizeof(MCRegisterClass),
2769 .SuperClassesSize: 1
2770 },
2771 {
2772 offsetof(MipsRegisterClassStorage, Regs[679]) - 58 * sizeof(MCRegisterClass),
2773 offsetof(MipsRegisterClassStorage, BitSets[751]) - 58 * sizeof(MCRegisterClass),
2774 .NameIdx: 63,
2775 .RegSizeInBits: 64,
2776 .RegsSize: 1,
2777 .RegSetBegin: 252, /* MinRegVal */
2778 .RegSetSize: 1, /* RegSetSize */
2779 .ID: Mips::GP64RegClassID,
2780 .CopyCost: 1, /* CopyCost */
2781 .Allocatable: false, /* Allocatable */
2782 .BaseClass: false,
2783 offsetof(MipsRegisterClassStorage, SubClassMasks[294]) - 58 * sizeof(MCRegisterClass),
2784 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 58 * sizeof(MCRegisterClass),
2785 .LaneMask: LaneBitmask(0x0000000000000001),
2786 .AllocationPriority: 0,
2787 .GlobalPriority: false,
2788 .TSFlags: 0x00, /* TSFlags */
2789 .SpillStackID: 0, /* SpillStackID */
2790 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2791 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2792 offsetof(MipsRegisterClassStorage, SuperClasses[170]) - 58 * sizeof(MCRegisterClass),
2793 .SuperClassesSize: 2
2794 },
2795 {
2796 offsetof(MipsRegisterClassStorage, Regs[680]) - 59 * sizeof(MCRegisterClass),
2797 offsetof(MipsRegisterClassStorage, BitSets[752]) - 59 * sizeof(MCRegisterClass),
2798 .NameIdx: 620,
2799 .RegSizeInBits: 64,
2800 .RegsSize: 1,
2801 .RegSetBegin: 325, /* MinRegVal */
2802 .RegSetSize: 1, /* RegSetSize */
2803 .ID: Mips::GPR64_with_sub_32_in_CPURARegRegClassID,
2804 .CopyCost: 1, /* CopyCost */
2805 .Allocatable: true, /* Allocatable */
2806 .BaseClass: false,
2807 offsetof(MipsRegisterClassStorage, SubClassMasks[297]) - 59 * sizeof(MCRegisterClass),
2808 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 59 * sizeof(MCRegisterClass),
2809 .LaneMask: LaneBitmask(0x0000000000000001),
2810 .AllocationPriority: 0,
2811 .GlobalPriority: false,
2812 .TSFlags: 0x00, /* TSFlags */
2813 .SpillStackID: 0, /* SpillStackID */
2814 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2815 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2816 offsetof(MipsRegisterClassStorage, SuperClasses[172]) - 59 * sizeof(MCRegisterClass),
2817 .SuperClassesSize: 2
2818 },
2819 {
2820 offsetof(MipsRegisterClassStorage, Regs[681]) - 60 * sizeof(MCRegisterClass),
2821 offsetof(MipsRegisterClassStorage, BitSets[753]) - 60 * sizeof(MCRegisterClass),
2822 .NameIdx: 162,
2823 .RegSizeInBits: 64,
2824 .RegsSize: 1,
2825 .RegSetBegin: 379, /* MinRegVal */
2826 .RegSetSize: 1, /* RegSetSize */
2827 .ID: Mips::GPR64_with_sub_32_in_GPR32ZERORegClassID,
2828 .CopyCost: 1, /* CopyCost */
2829 .Allocatable: true, /* Allocatable */
2830 .BaseClass: false,
2831 offsetof(MipsRegisterClassStorage, SubClassMasks[300]) - 60 * sizeof(MCRegisterClass),
2832 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 60 * sizeof(MCRegisterClass),
2833 .LaneMask: LaneBitmask(0x0000000000000001),
2834 .AllocationPriority: 0,
2835 .GlobalPriority: false,
2836 .TSFlags: 0x00, /* TSFlags */
2837 .SpillStackID: 0, /* SpillStackID */
2838 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2839 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2840 offsetof(MipsRegisterClassStorage, SuperClasses[174]) - 60 * sizeof(MCRegisterClass),
2841 .SuperClassesSize: 4
2842 },
2843 {
2844 offsetof(MipsRegisterClassStorage, Regs[682]) - 61 * sizeof(MCRegisterClass),
2845 offsetof(MipsRegisterClassStorage, BitSets[754]) - 61 * sizeof(MCRegisterClass),
2846 .NameIdx: 53,
2847 .RegSizeInBits: 64,
2848 .RegsSize: 1,
2849 .RegSetBegin: 418, /* MinRegVal */
2850 .RegSetSize: 1, /* RegSetSize */
2851 .ID: Mips::HI64RegClassID,
2852 .CopyCost: 1, /* CopyCost */
2853 .Allocatable: true, /* Allocatable */
2854 .BaseClass: false,
2855 offsetof(MipsRegisterClassStorage, SubClassMasks[303]) - 61 * sizeof(MCRegisterClass),
2856 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[4]) - 61 * sizeof(MCRegisterClass),
2857 .LaneMask: LaneBitmask(0x0000000000000001),
2858 .AllocationPriority: 0,
2859 .GlobalPriority: false,
2860 .TSFlags: 0x00, /* TSFlags */
2861 .SpillStackID: 0, /* SpillStackID */
2862 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2863 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2864 offsetof(MipsRegisterClassStorage, SuperClasses[178]) - 61 * sizeof(MCRegisterClass),
2865 .SuperClassesSize: 0
2866 },
2867 {
2868 offsetof(MipsRegisterClassStorage, Regs[683]) - 62 * sizeof(MCRegisterClass),
2869 offsetof(MipsRegisterClassStorage, BitSets[755]) - 62 * sizeof(MCRegisterClass),
2870 .NameIdx: 58,
2871 .RegSizeInBits: 64,
2872 .RegsSize: 1,
2873 .RegSetBegin: 421, /* MinRegVal */
2874 .RegSetSize: 1, /* RegSetSize */
2875 .ID: Mips::LO64RegClassID,
2876 .CopyCost: 1, /* CopyCost */
2877 .Allocatable: true, /* Allocatable */
2878 .BaseClass: false,
2879 offsetof(MipsRegisterClassStorage, SubClassMasks[309]) - 62 * sizeof(MCRegisterClass),
2880 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[7]) - 62 * sizeof(MCRegisterClass),
2881 .LaneMask: LaneBitmask(0x0000000000000001),
2882 .AllocationPriority: 0,
2883 .GlobalPriority: false,
2884 .TSFlags: 0x00, /* TSFlags */
2885 .SpillStackID: 0, /* SpillStackID */
2886 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2887 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2888 offsetof(MipsRegisterClassStorage, SuperClasses[178]) - 62 * sizeof(MCRegisterClass),
2889 .SuperClassesSize: 0
2890 },
2891 {
2892 offsetof(MipsRegisterClassStorage, Regs[684]) - 63 * sizeof(MCRegisterClass),
2893 offsetof(MipsRegisterClassStorage, BitSets[756]) - 63 * sizeof(MCRegisterClass),
2894 .NameIdx: 68,
2895 .RegSizeInBits: 64,
2896 .RegsSize: 1,
2897 .RegSetBegin: 334, /* MinRegVal */
2898 .RegSetSize: 1, /* RegSetSize */
2899 .ID: Mips::SP64RegClassID,
2900 .CopyCost: 1, /* CopyCost */
2901 .Allocatable: false, /* Allocatable */
2902 .BaseClass: false,
2903 offsetof(MipsRegisterClassStorage, SubClassMasks[315]) - 63 * sizeof(MCRegisterClass),
2904 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 63 * sizeof(MCRegisterClass),
2905 .LaneMask: LaneBitmask(0x0000000000000001),
2906 .AllocationPriority: 0,
2907 .GlobalPriority: false,
2908 .TSFlags: 0x00, /* TSFlags */
2909 .SpillStackID: 0, /* SpillStackID */
2910 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2911 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2912 offsetof(MipsRegisterClassStorage, SuperClasses[178]) - 63 * sizeof(MCRegisterClass),
2913 .SuperClassesSize: 3
2914 },
2915 {
2916 offsetof(MipsRegisterClassStorage, Regs[685]) - 64 * sizeof(MCRegisterClass),
2917 offsetof(MipsRegisterClassStorage, BitSets[757]) - 64 * sizeof(MCRegisterClass),
2918 .NameIdx: 101,
2919 .RegSizeInBits: 128,
2920 .RegsSize: 32,
2921 .RegSetBegin: 347, /* MinRegVal */
2922 .RegSetSize: 32, /* RegSetSize */
2923 .ID: Mips::MSA128BRegClassID,
2924 .CopyCost: 1, /* CopyCost */
2925 .Allocatable: true, /* Allocatable */
2926 .BaseClass: false,
2927 offsetof(MipsRegisterClassStorage, SubClassMasks[318]) - 64 * sizeof(MCRegisterClass),
2928 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 64 * sizeof(MCRegisterClass),
2929 .LaneMask: LaneBitmask(0x0000000000000041),
2930 .AllocationPriority: 0,
2931 .GlobalPriority: false,
2932 .TSFlags: 0x00, /* TSFlags */
2933 .SpillStackID: 0, /* SpillStackID */
2934 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2935 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2936 offsetof(MipsRegisterClassStorage, SuperClasses[181]) - 64 * sizeof(MCRegisterClass),
2937 .SuperClassesSize: 3
2938 },
2939 {
2940 offsetof(MipsRegisterClassStorage, Regs[717]) - 65 * sizeof(MCRegisterClass),
2941 offsetof(MipsRegisterClassStorage, BitSets[761]) - 65 * sizeof(MCRegisterClass),
2942 .NameIdx: 135,
2943 .RegSizeInBits: 128,
2944 .RegsSize: 32,
2945 .RegSetBegin: 347, /* MinRegVal */
2946 .RegSetSize: 32, /* RegSetSize */
2947 .ID: Mips::MSA128DRegClassID,
2948 .CopyCost: 1, /* CopyCost */
2949 .Allocatable: true, /* Allocatable */
2950 .BaseClass: false,
2951 offsetof(MipsRegisterClassStorage, SubClassMasks[321]) - 65 * sizeof(MCRegisterClass),
2952 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 65 * sizeof(MCRegisterClass),
2953 .LaneMask: LaneBitmask(0x0000000000000041),
2954 .AllocationPriority: 0,
2955 .GlobalPriority: false,
2956 .TSFlags: 0x00, /* TSFlags */
2957 .SpillStackID: 0, /* SpillStackID */
2958 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2959 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2960 offsetof(MipsRegisterClassStorage, SuperClasses[184]) - 65 * sizeof(MCRegisterClass),
2961 .SuperClassesSize: 3
2962 },
2963 {
2964 offsetof(MipsRegisterClassStorage, Regs[749]) - 66 * sizeof(MCRegisterClass),
2965 offsetof(MipsRegisterClassStorage, BitSets[765]) - 66 * sizeof(MCRegisterClass),
2966 .NameIdx: 143,
2967 .RegSizeInBits: 128,
2968 .RegsSize: 32,
2969 .RegSetBegin: 347, /* MinRegVal */
2970 .RegSetSize: 32, /* RegSetSize */
2971 .ID: Mips::MSA128HRegClassID,
2972 .CopyCost: 1, /* CopyCost */
2973 .Allocatable: true, /* Allocatable */
2974 .BaseClass: false,
2975 offsetof(MipsRegisterClassStorage, SubClassMasks[324]) - 66 * sizeof(MCRegisterClass),
2976 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 66 * sizeof(MCRegisterClass),
2977 .LaneMask: LaneBitmask(0x0000000000000041),
2978 .AllocationPriority: 0,
2979 .GlobalPriority: false,
2980 .TSFlags: 0x00, /* TSFlags */
2981 .SpillStackID: 0, /* SpillStackID */
2982 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2983 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2984 offsetof(MipsRegisterClassStorage, SuperClasses[187]) - 66 * sizeof(MCRegisterClass),
2985 .SuperClassesSize: 3
2986 },
2987 {
2988 offsetof(MipsRegisterClassStorage, Regs[781]) - 67 * sizeof(MCRegisterClass),
2989 offsetof(MipsRegisterClassStorage, BitSets[769]) - 67 * sizeof(MCRegisterClass),
2990 .NameIdx: 440,
2991 .RegSizeInBits: 128,
2992 .RegsSize: 32,
2993 .RegSetBegin: 347, /* MinRegVal */
2994 .RegSetSize: 32, /* RegSetSize */
2995 .ID: Mips::MSA128WRegClassID,
2996 .CopyCost: 1, /* CopyCost */
2997 .Allocatable: true, /* Allocatable */
2998 .BaseClass: false,
2999 offsetof(MipsRegisterClassStorage, SubClassMasks[327]) - 67 * sizeof(MCRegisterClass),
3000 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 67 * sizeof(MCRegisterClass),
3001 .LaneMask: LaneBitmask(0x0000000000000041),
3002 .AllocationPriority: 0,
3003 .GlobalPriority: false,
3004 .TSFlags: 0x00, /* TSFlags */
3005 .SpillStackID: 0, /* SpillStackID */
3006 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
3007 .CoveredBySubRegs: false, /* CoveredBySubRegs */
3008 offsetof(MipsRegisterClassStorage, SuperClasses[190]) - 67 * sizeof(MCRegisterClass),
3009 .SuperClassesSize: 3
3010 },
3011 {
3012 offsetof(MipsRegisterClassStorage, Regs[813]) - 68 * sizeof(MCRegisterClass),
3013 offsetof(MipsRegisterClassStorage, BitSets[773]) - 68 * sizeof(MCRegisterClass),
3014 .NameIdx: 899,
3015 .RegSizeInBits: 128,
3016 .RegsSize: 16,
3017 .RegSetBegin: 347, /* MinRegVal */
3018 .RegSetSize: 31, /* RegSetSize */
3019 .ID: Mips::MSA128WEvensRegClassID,
3020 .CopyCost: 1, /* CopyCost */
3021 .Allocatable: true, /* Allocatable */
3022 .BaseClass: false,
3023 offsetof(MipsRegisterClassStorage, SubClassMasks[330]) - 68 * sizeof(MCRegisterClass),
3024 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 68 * sizeof(MCRegisterClass),
3025 .LaneMask: LaneBitmask(0x0000000000000041),
3026 .AllocationPriority: 0,
3027 .GlobalPriority: false,
3028 .TSFlags: 0x00, /* TSFlags */
3029 .SpillStackID: 0, /* SpillStackID */
3030 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
3031 .CoveredBySubRegs: false, /* CoveredBySubRegs */
3032 offsetof(MipsRegisterClassStorage, SuperClasses[193]) - 68 * sizeof(MCRegisterClass),
3033 .SuperClassesSize: 4
3034 },
3035 {
3036 offsetof(MipsRegisterClassStorage, Regs[829]) - 69 * sizeof(MCRegisterClass),
3037 offsetof(MipsRegisterClassStorage, BitSets[777]) - 69 * sizeof(MCRegisterClass),
3038 .NameIdx: 94,
3039 .RegSizeInBits: 128,
3040 .RegsSize: 1,
3041 .RegSetBegin: 384, /* MinRegVal */
3042 .RegSetSize: 1, /* RegSetSize */
3043 .ID: Mips::ACC128RegClassID,
3044 .CopyCost: 1, /* CopyCost */
3045 .Allocatable: true, /* Allocatable */
3046 .BaseClass: false,
3047 offsetof(MipsRegisterClassStorage, SubClassMasks[333]) - 69 * sizeof(MCRegisterClass),
3048 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 69 * sizeof(MCRegisterClass),
3049 .LaneMask: LaneBitmask(0x0000000000000041),
3050 .AllocationPriority: 0,
3051 .GlobalPriority: false,
3052 .TSFlags: 0x00, /* TSFlags */
3053 .SpillStackID: 0, /* SpillStackID */
3054 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
3055 .CoveredBySubRegs: true, /* CoveredBySubRegs */
3056 offsetof(MipsRegisterClassStorage, SuperClasses[197]) - 69 * sizeof(MCRegisterClass),
3057 .SuperClassesSize: 0
3058 },
3059 },
3060 .Regs: {
3061 /* 0 */ Mips::FCR0, Mips::FCR1, Mips::FCR2, Mips::FCR3, Mips::FCR4, Mips::FCR5, Mips::FCR6, Mips::FCR7, Mips::FCR8, Mips::FCR9, Mips::FCR10, Mips::FCR11, Mips::FCR12, Mips::FCR13, Mips::FCR14, Mips::FCR15, Mips::FCR16, Mips::FCR17, Mips::FCR18, Mips::FCR19, Mips::FCR20, Mips::FCR21, Mips::FCR22, Mips::FCR23, Mips::FCR24, Mips::FCR25, Mips::FCR26, Mips::FCR27, Mips::FCR28, Mips::FCR29, Mips::FCR30, Mips::FCR31,
3062 /* 32 */ Mips::COP00, Mips::COP01, Mips::COP02, Mips::COP03, Mips::COP04, Mips::COP05, Mips::COP06, Mips::COP07, Mips::COP08, Mips::COP09, Mips::COP010, Mips::COP011, Mips::COP012, Mips::COP013, Mips::COP014, Mips::COP015, Mips::COP016, Mips::COP017, Mips::COP018, Mips::COP019, Mips::COP020, Mips::COP021, Mips::COP022, Mips::COP023, Mips::COP024, Mips::COP025, Mips::COP026, Mips::COP027, Mips::COP028, Mips::COP029, Mips::COP030, Mips::COP031,
3063 /* 64 */ Mips::COP20, Mips::COP21, Mips::COP22, Mips::COP23, Mips::COP24, Mips::COP25, Mips::COP26, Mips::COP27, Mips::COP28, Mips::COP29, Mips::COP210, Mips::COP211, Mips::COP212, Mips::COP213, Mips::COP214, Mips::COP215, Mips::COP216, Mips::COP217, Mips::COP218, Mips::COP219, Mips::COP220, Mips::COP221, Mips::COP222, Mips::COP223, Mips::COP224, Mips::COP225, Mips::COP226, Mips::COP227, Mips::COP228, Mips::COP229, Mips::COP230, Mips::COP231,
3064 /* 96 */ Mips::COP30, Mips::COP31, Mips::COP32, Mips::COP33, Mips::COP34, Mips::COP35, Mips::COP36, Mips::COP37, Mips::COP38, Mips::COP39, Mips::COP310, Mips::COP311, Mips::COP312, Mips::COP313, Mips::COP314, Mips::COP315, Mips::COP316, Mips::COP317, Mips::COP318, Mips::COP319, Mips::COP320, Mips::COP321, Mips::COP322, Mips::COP323, Mips::COP324, Mips::COP325, Mips::COP326, Mips::COP327, Mips::COP328, Mips::COP329, Mips::COP330, Mips::COP331,
3065 /* 128 */ Mips::ZERO, Mips::AT, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3, Mips::T4, Mips::T5, Mips::T6, Mips::T7, Mips::S0, Mips::S1, Mips::S2, Mips::S3, Mips::S4, Mips::S5, Mips::S6, Mips::S7, Mips::T8, Mips::T9, Mips::K0, Mips::K1, Mips::GP, Mips::SP, Mips::FP, Mips::RA,
3066 /* 160 */ Mips::F0, Mips::F1, Mips::F2, Mips::F3, Mips::F4, Mips::F5, Mips::F6, Mips::F7, Mips::F8, Mips::F9, Mips::F10, Mips::F11, Mips::F12, Mips::F13, Mips::F14, Mips::F15, Mips::F16, Mips::F17, Mips::F18, Mips::F19, Mips::F20, Mips::F21, Mips::F22, Mips::F23, Mips::F24, Mips::F25, Mips::F26, Mips::F27, Mips::F28, Mips::F29, Mips::F30, Mips::F31,
3067 /* 192 */ Mips::F0, Mips::F1, Mips::F2, Mips::F3, Mips::F4, Mips::F5, Mips::F6, Mips::F7, Mips::F8, Mips::F9, Mips::F10, Mips::F11, Mips::F12, Mips::F13, Mips::F14, Mips::F15, Mips::F16, Mips::F17, Mips::F18, Mips::F19, Mips::F20, Mips::F21, Mips::F22, Mips::F23, Mips::F24, Mips::F25, Mips::F26, Mips::F27, Mips::F28, Mips::F29, Mips::F30, Mips::F31,
3068 /* 224 */ Mips::ZERO, Mips::AT, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3, Mips::T4, Mips::T5, Mips::T6, Mips::T7, Mips::S0, Mips::S1, Mips::S2, Mips::S3, Mips::S4, Mips::S5, Mips::S6, Mips::S7, Mips::T8, Mips::T9, Mips::K0, Mips::K1, Mips::GP, Mips::SP, Mips::FP, Mips::RA,
3069 /* 256 */ Mips::HWR0, Mips::HWR1, Mips::HWR2, Mips::HWR3, Mips::HWR4, Mips::HWR5, Mips::HWR6, Mips::HWR7, Mips::HWR8, Mips::HWR9, Mips::HWR10, Mips::HWR11, Mips::HWR12, Mips::HWR13, Mips::HWR14, Mips::HWR15, Mips::HWR16, Mips::HWR17, Mips::HWR18, Mips::HWR19, Mips::HWR20, Mips::HWR21, Mips::HWR22, Mips::HWR23, Mips::HWR24, Mips::HWR25, Mips::HWR26, Mips::HWR27, Mips::HWR28, Mips::HWR29, Mips::HWR30, Mips::HWR31,
3070 /* 288 */ Mips::MSAIR, Mips::MSACSR, Mips::MSAAccess, Mips::MSASave, Mips::MSAModify, Mips::MSARequest, Mips::MSAMap, Mips::MSAUnmap, Mips::MSA8, Mips::MSA9, Mips::MSA10, Mips::MSA11, Mips::MSA12, Mips::MSA13, Mips::MSA14, Mips::MSA15, Mips::MSA16, Mips::MSA17, Mips::MSA18, Mips::MSA19, Mips::MSA20, Mips::MSA21, Mips::MSA22, Mips::MSA23, Mips::MSA24, Mips::MSA25, Mips::MSA26, Mips::MSA27, Mips::MSA28, Mips::MSA29, Mips::MSA30, Mips::MSA31,
3071 /* 320 */ Mips::AT, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3, Mips::T4, Mips::T5, Mips::T6, Mips::T7, Mips::S0, Mips::S1, Mips::S2, Mips::S3, Mips::S4, Mips::S5, Mips::S6, Mips::S7, Mips::T8, Mips::T9, Mips::K0, Mips::K1, Mips::GP, Mips::SP, Mips::FP, Mips::RA,
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3132 .BitSets: {
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3154 /* 504 */ 0x01, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x04, 0x00, 0x30,
3155 /* 545 */ 0x0f,
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3171 /* 569 */ 0x01, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x20, 0x00, 0x00, 0x00, 0x40, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x80, 0x00, 0x01, 0x00, 0x00, 0x00, 0x00, 0xe0, 0x03, 0x00, 0x00, 0x00, 0x60, 0xff, 0xff, 0x0f,
3172 /* 621 */ 0x01, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x20, 0x00, 0x00, 0x00, 0x40, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x80, 0x00, 0x01, 0x00, 0x00, 0x00, 0x00, 0xc0, 0x03, 0x00, 0x00, 0x00, 0x60, 0xff, 0xff, 0x0f,
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3183 /* 734 */ 0x01, 0x00, 0x00, 0x00, 0x00, 0x10, 0x00, 0x60,
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3190 /* 750 */ 0x01,
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3198 /* 761 */ 0xff, 0xff, 0xff, 0xff,
3199 /* 765 */ 0xff, 0xff, 0xff, 0xff,
3200 /* 769 */ 0xff, 0xff, 0xff, 0xff,
3201 /* 773 */ 0x55, 0x55, 0x55, 0x55,
3202 /* 777 */ 0x01,
3203 },
3204 .SubClassMasks: {
3205 // 0 CCR
3206 0x00000001, 0x00000000, 0x00000000,
3207 // 3 COP0
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3209 // 6 COP2
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3211 // 9 COP3
3212 0x00000008, 0x00000000, 0x00000000,
3213 // 12 DSPR
3214 0xbf3fdc90, 0x00000009, 0x00000000,
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3216 // 18 FGR32
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3220 // 27 FGR32CC
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3222 0x00000000, 0x00000100, 0x00000000, // sub_hi
3223 0x00000000, 0x00000130, 0x0000001f, // sub_lo
3224 // 36 GPR32
3225 0xbf3fdc80, 0x00000009, 0x00000000,
3226 0x00000000, 0x9d3efec0, 0x00000000, // sub_32
3227 // 42 HWRegs
3228 0x00000100, 0x00000000, 0x00000000,
3229 // 45 MSACtrl
3230 0x00000200, 0x00000000, 0x00000000,
3231 // 48 GPR32NONZERO
3232 0xbf1e5c00, 0x00000008, 0x00000000,
3233 0x00000000, 0x8d3ae680, 0x00000000, // sub_32
3234 // 54 CPU16RegsPlusSP
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3236 0x00000000, 0x813a2600, 0x00000000, // sub_32
3237 // 60 CPU16Regs
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3239 0x00000000, 0x013a2400, 0x00000000, // sub_32
3240 // 66 FCC
3241 0x00002000, 0x00000000, 0x00000000,
3242 // 69 GPRMM16
3243 0x0f124000, 0x00000000, 0x00000000,
3244 0x00000000, 0x013a2400, 0x00000000, // sub_32
3245 // 75 GPRMM16MoveP
3246 0x04348000, 0x00000001, 0x00000000,
3247 0x00000000, 0x10264800, 0x00000000, // sub_32
3248 // 81 GPRMM16Zero
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3250 0x00000000, 0x113c3000, 0x00000000, // sub_32
3251 // 87 CPU16Regs_and_GPRMM16Zero
3252 0x0f020000, 0x00000000, 0x00000000,
3253 0x00000000, 0x01382000, 0x00000000, // sub_32
3254 // 93 GPR32NONZERO_and_GPRMM16MoveP
3255 0x04140000, 0x00000000, 0x00000000,
3256 0x00000000, 0x00224000, 0x00000000, // sub_32
3257 // 99 GPRMM16MovePPairSecond
3258 0x09080000, 0x00000000, 0x00000000,
3259 0x00000000, 0x01088000, 0x00000000, // sub_32
3260 // 105 CPU16Regs_and_GPRMM16MoveP
3261 0x04100000, 0x00000000, 0x00000000,
3262 0x00000000, 0x00220000, 0x00000000, // sub_32
3263 // 111 GPRMM16MoveP_and_GPRMM16Zero
3264 0x04200000, 0x00000001, 0x00000000,
3265 0x00000000, 0x10240000, 0x00000000, // sub_32
3266 // 117 HI32DSP
3267 0x00400000, 0x00000002, 0x00000000,
3268 0x00000000, 0x20000000, 0x00000000, // sub_32
3269 0x00000000, 0x02010000, 0x00000000, // sub_hi
3270 0x00000000, 0x00000000, 0x00000020, // sub_hi_then_sub_32
3271 // 129 LO32DSP
3272 0x00800000, 0x00000004, 0x00000000,
3273 0x00000000, 0x40000000, 0x00000020, // sub_32
3274 0x00000000, 0x02010000, 0x00000000, // sub_lo
3275 // 138 CPU16Regs_and_GPRMM16MovePPairSecond
3276 0x09000000, 0x00000000, 0x00000000,
3277 0x00000000, 0x01080000, 0x00000000, // sub_32
3278 // 144 GPRMM16MovePPairFirst
3279 0x0a000000, 0x00000000, 0x00000000,
3280 0x00000000, 0x01100000, 0x00000000, // sub_32
3281 // 150 GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero
3282 0x04000000, 0x00000000, 0x00000000,
3283 0x00000000, 0x00200000, 0x00000000, // sub_32
3284 // 156 GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond
3285 0x08000000, 0x00000000, 0x00000000,
3286 0x00000000, 0x01000000, 0x00000000, // sub_32
3287 // 162 CPURAReg
3288 0x10000000, 0x00000000, 0x00000000,
3289 0x00000000, 0x08000000, 0x00000000, // sub_32
3290 // 168 CPUSPReg
3291 0x20000000, 0x00000008, 0x00000000,
3292 0x00000000, 0x80000000, 0x00000000, // sub_32
3293 // 174 DSPCC
3294 0x40000000, 0x00000000, 0x00000000,
3295 // 177 GP32
3296 0x80000000, 0x00000000, 0x00000000,
3297 0x00000000, 0x04000000, 0x00000000, // sub_32
3298 // 183 GPR32ZERO
3299 0x00000000, 0x00000001, 0x00000000,
3300 0x00000000, 0x10000000, 0x00000000, // sub_32
3301 // 189 HI32
3302 0x00000000, 0x00000002, 0x00000000,
3303 0x00000000, 0x20000000, 0x00000000, // sub_32
3304 0x00000000, 0x02000000, 0x00000000, // sub_hi
3305 0x00000000, 0x00000000, 0x00000020, // sub_hi_then_sub_32
3306 // 201 LO32
3307 0x00000000, 0x00000004, 0x00000000,
3308 0x00000000, 0x40000000, 0x00000020, // sub_32
3309 0x00000000, 0x02000000, 0x00000000, // sub_lo
3310 // 210 SP32
3311 0x00000000, 0x00000008, 0x00000000,
3312 0x00000000, 0x80000000, 0x00000000, // sub_32
3313 // 216 FGR64CC
3314 0x00000000, 0x00000030, 0x00000000,
3315 0x00000000, 0x00000000, 0x0000001f, // sub_64
3316 // 222 FGR64
3317 0x00000000, 0x00000020, 0x00000000,
3318 0x00000000, 0x00000000, 0x0000001f, // sub_64
3319 // 228 GPR64
3320 0x00000000, 0x9d3efec0, 0x00000000,
3321 // 231 GPR64_with_sub_32_in_GPR32NONZERO
3322 0x00000000, 0x8d3ae680, 0x00000000,
3323 // 234 AFGR64
3324 0x00000000, 0x00000100, 0x00000000,
3325 // 237 GPR64_with_sub_32_in_CPU16RegsPlusSP
3326 0x00000000, 0x813a2600, 0x00000000,
3327 // 240 GPR64_with_sub_32_in_CPU16Regs
3328 0x00000000, 0x013a2400, 0x00000000,
3329 // 243 GPR64_with_sub_32_in_GPRMM16MoveP
3330 0x00000000, 0x10264800, 0x00000000,
3331 // 246 GPR64_with_sub_32_in_GPRMM16Zero
3332 0x00000000, 0x113c3000, 0x00000000,
3333 // 249 GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16Zero
3334 0x00000000, 0x01382000, 0x00000000,
3335 // 252 GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MoveP
3336 0x00000000, 0x00224000, 0x00000000,
3337 // 255 GPR64_with_sub_32_in_GPRMM16MovePPairSecond
3338 0x00000000, 0x01088000, 0x00000000,
3339 // 258 ACC64DSP
3340 0x00000000, 0x02010000, 0x00000000,
3341 0x00000000, 0x00000000, 0x00000020, // sub_32_sub_hi_then_sub_32
3342 // 264 GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MoveP
3343 0x00000000, 0x00220000, 0x00000000,
3344 // 267 GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16Zero
3345 0x00000000, 0x10240000, 0x00000000,
3346 // 270 GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePPairSecond
3347 0x00000000, 0x01080000, 0x00000000,
3348 // 273 GPR64_with_sub_32_in_GPRMM16MovePPairFirst
3349 0x00000000, 0x01100000, 0x00000000,
3350 // 276 GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero
3351 0x00000000, 0x00200000, 0x00000000,
3352 // 279 OCTEON_MPL
3353 0x00000000, 0x00400000, 0x00000000,
3354 // 282 OCTEON_P
3355 0x00000000, 0x00800000, 0x00000000,
3356 // 285 GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond
3357 0x00000000, 0x01000000, 0x00000000,
3358 // 288 ACC64
3359 0x00000000, 0x02000000, 0x00000000,
3360 0x00000000, 0x00000000, 0x00000020, // sub_32_sub_hi_then_sub_32
3361 // 294 GP64
3362 0x00000000, 0x04000000, 0x00000000,
3363 // 297 GPR64_with_sub_32_in_CPURAReg
3364 0x00000000, 0x08000000, 0x00000000,
3365 // 300 GPR64_with_sub_32_in_GPR32ZERO
3366 0x00000000, 0x10000000, 0x00000000,
3367 // 303 HI64
3368 0x00000000, 0x20000000, 0x00000000,
3369 0x00000000, 0x00000000, 0x00000020, // sub_hi
3370 // 309 LO64
3371 0x00000000, 0x40000000, 0x00000000,
3372 0x00000000, 0x00000000, 0x00000020, // sub_lo
3373 // 315 SP64
3374 0x00000000, 0x80000000, 0x00000000,
3375 // 318 MSA128B
3376 0x00000000, 0x00000000, 0x0000001f,
3377 // 321 MSA128D
3378 0x00000000, 0x00000000, 0x0000001f,
3379 // 324 MSA128H
3380 0x00000000, 0x00000000, 0x0000001f,
3381 // 327 MSA128W
3382 0x00000000, 0x00000000, 0x0000001f,
3383 // 330 MSA128WEvens
3384 0x00000000, 0x00000000, 0x00000010,
3385 // 333 ACC128
3386 0x00000000, 0x00000000, 0x00000020,
3387 },
3388 .SuperRegIdxSeqs: {
3389 /* 0 */ 1, 0,
3390 /* 2 */ 2, 0,
3391 /* 4 */ 8, 0,
3392 /* 6 */ 1, 9, 0,
3393 /* 9 */ 8, 9, 0,
3394 /* 12 */ 1, 8, 10, 0,
3395 /* 16 */ 11, 0,
3396 },
3397 .SuperClasses: {
3398 /* 0 CCR */
3399 /* 0 COP0 */
3400 /* 0 COP2 */
3401 /* 0 COP3 */
3402 /* 0 DSPR */
3403 /* 0 FGR32 */ Mips::FGR32CCRegClassID,
3404 /* 1 FGR32CC */ Mips::FGR32RegClassID,
3405 /* 2 GPR32 */ Mips::DSPRRegClassID,
3406 /* 3 HWRegs */
3407 /* 3 MSACtrl */
3408 /* 3 GPR32NONZERO */ Mips::DSPRRegClassID, Mips::GPR32RegClassID,
3409 /* 5 CPU16RegsPlusSP */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID,
3410 /* 8 CPU16Regs */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID,
3411 /* 12 FCC */
3412 /* 12 GPRMM16 */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID, Mips::CPU16RegsRegClassID,
3413 /* 17 GPRMM16MoveP */ Mips::DSPRRegClassID, Mips::GPR32RegClassID,
3414 /* 19 GPRMM16Zero */ Mips::DSPRRegClassID, Mips::GPR32RegClassID,
3415 /* 21 CPU16Regs_and_GPRMM16Zero */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID, Mips::CPU16RegsRegClassID, Mips::GPRMM16RegClassID, Mips::GPRMM16ZeroRegClassID,
3416 /* 28 GPR32NONZERO_and_GPRMM16MoveP */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::GPRMM16MovePRegClassID,
3417 /* 32 GPRMM16MovePPairSecond */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID,
3418 /* 35 CPU16Regs_and_GPRMM16MoveP */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID, Mips::CPU16RegsRegClassID, Mips::GPRMM16RegClassID, Mips::GPRMM16MovePRegClassID, Mips::GPR32NONZERO_and_GPRMM16MovePRegClassID,
3419 /* 43 GPRMM16MoveP_and_GPRMM16Zero */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPRMM16MovePRegClassID, Mips::GPRMM16ZeroRegClassID,
3420 /* 47 HI32DSP */
3421 /* 47 LO32DSP */
3422 /* 47 CPU16Regs_and_GPRMM16MovePPairSecond */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID, Mips::CPU16RegsRegClassID, Mips::GPRMM16RegClassID, Mips::GPRMM16ZeroRegClassID, Mips::CPU16Regs_and_GPRMM16ZeroRegClassID, Mips::GPRMM16MovePPairSecondRegClassID,
3423 /* 56 GPRMM16MovePPairFirst */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID, Mips::CPU16RegsRegClassID, Mips::GPRMM16RegClassID, Mips::GPRMM16ZeroRegClassID, Mips::CPU16Regs_and_GPRMM16ZeroRegClassID,
3424 /* 64 GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID, Mips::CPU16RegsRegClassID, Mips::GPRMM16RegClassID, Mips::GPRMM16MovePRegClassID, Mips::GPRMM16ZeroRegClassID, Mips::CPU16Regs_and_GPRMM16ZeroRegClassID, Mips::GPR32NONZERO_and_GPRMM16MovePRegClassID, Mips::CPU16Regs_and_GPRMM16MovePRegClassID, Mips::GPRMM16MoveP_and_GPRMM16ZeroRegClassID,
3425 /* 76 GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID, Mips::CPU16RegsRegClassID, Mips::GPRMM16RegClassID, Mips::GPRMM16ZeroRegClassID, Mips::CPU16Regs_and_GPRMM16ZeroRegClassID, Mips::GPRMM16MovePPairSecondRegClassID, Mips::CPU16Regs_and_GPRMM16MovePPairSecondRegClassID, Mips::GPRMM16MovePPairFirstRegClassID,
3426 /* 87 CPURAReg */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID,
3427 /* 90 CPUSPReg */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID,
3428 /* 94 DSPCC */
3429 /* 94 GP32 */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID,
3430 /* 97 GPR32ZERO */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPRMM16MovePRegClassID, Mips::GPRMM16ZeroRegClassID, Mips::GPRMM16MoveP_and_GPRMM16ZeroRegClassID,
3431 /* 102 HI32 */ Mips::HI32DSPRegClassID,
3432 /* 103 LO32 */ Mips::LO32DSPRegClassID,
3433 /* 104 SP32 */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID, Mips::CPUSPRegRegClassID,
3434 /* 109 FGR64CC */
3435 /* 109 FGR64 */ Mips::FGR64CCRegClassID,
3436 /* 110 GPR64 */
3437 /* 110 GPR64_with_sub_32_in_GPR32NONZERO */ Mips::GPR64RegClassID,
3438 /* 111 AFGR64 */
3439 /* 111 GPR64_with_sub_32_in_CPU16RegsPlusSP */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID,
3440 /* 113 GPR64_with_sub_32_in_CPU16Regs */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsPlusSPRegClassID,
3441 /* 116 GPR64_with_sub_32_in_GPRMM16MoveP */ Mips::GPR64RegClassID,
3442 /* 117 GPR64_with_sub_32_in_GPRMM16Zero */ Mips::GPR64RegClassID,
3443 /* 118 GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16Zero */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsPlusSPRegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16ZeroRegClassID,
3444 /* 123 GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MoveP */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MovePRegClassID,
3445 /* 126 GPR64_with_sub_32_in_GPRMM16MovePPairSecond */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID,
3446 /* 128 ACC64DSP */
3447 /* 128 GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MoveP */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsPlusSPRegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MovePRegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MovePRegClassID,
3448 /* 134 GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16Zero */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MovePRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16ZeroRegClassID,
3449 /* 137 GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePPairSecond */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsPlusSPRegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16ZeroRegClassID, Mips::GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16ZeroRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MovePPairSecondRegClassID,
3450 /* 144 GPR64_with_sub_32_in_GPRMM16MovePPairFirst */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsPlusSPRegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16ZeroRegClassID, Mips::GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16ZeroRegClassID,
3451 /* 150 GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsPlusSPRegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MovePRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16ZeroRegClassID, Mips::GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16ZeroRegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MovePRegClassID, Mips::GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16ZeroRegClassID,
3452 /* 160 OCTEON_MPL */
3453 /* 160 OCTEON_P */
3454 /* 160 GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsPlusSPRegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16ZeroRegClassID, Mips::GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16ZeroRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MovePPairSecondRegClassID, Mips::GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePPairSecondRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MovePPairFirstRegClassID,
3455 /* 169 ACC64 */ Mips::ACC64DSPRegClassID,
3456 /* 170 GP64 */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID,
3457 /* 172 GPR64_with_sub_32_in_CPURAReg */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID,
3458 /* 174 GPR64_with_sub_32_in_GPR32ZERO */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MovePRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16ZeroRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16ZeroRegClassID,
3459 /* 178 HI64 */
3460 /* 178 LO64 */
3461 /* 178 SP64 */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsPlusSPRegClassID,
3462 /* 181 MSA128B */ Mips::MSA128DRegClassID, Mips::MSA128HRegClassID, Mips::MSA128WRegClassID,
3463 /* 184 MSA128D */ Mips::MSA128BRegClassID, Mips::MSA128HRegClassID, Mips::MSA128WRegClassID,
3464 /* 187 MSA128H */ Mips::MSA128BRegClassID, Mips::MSA128DRegClassID, Mips::MSA128WRegClassID,
3465 /* 190 MSA128W */ Mips::MSA128BRegClassID, Mips::MSA128DRegClassID, Mips::MSA128HRegClassID,
3466 /* 193 MSA128WEvens */ Mips::MSA128BRegClassID, Mips::MSA128DRegClassID, Mips::MSA128HRegClassID, Mips::MSA128WRegClassID,
3467 /* 197 ACC128 */
3468 }
3469};
3470
3471const MCRegisterClass &getMipsMCRegisterClass(unsigned RC) {
3472 return MipsMCRegisterClassStorage.Classes[RC];
3473}
3474
3475// Mips Dwarf<->LLVM register mappings.
3476extern const MCRegisterInfo::DwarfLLVMRegPair MipsDwarfFlavour0Dwarf2L[] = {
3477 { .FromReg: 0U, .ToReg: Mips::ZERO_64 },
3478 { .FromReg: 1U, .ToReg: Mips::AT_64 },
3479 { .FromReg: 2U, .ToReg: Mips::V0_64 },
3480 { .FromReg: 3U, .ToReg: Mips::V1_64 },
3481 { .FromReg: 4U, .ToReg: Mips::A0_64 },
3482 { .FromReg: 5U, .ToReg: Mips::A1_64 },
3483 { .FromReg: 6U, .ToReg: Mips::A2_64 },
3484 { .FromReg: 7U, .ToReg: Mips::A3_64 },
3485 { .FromReg: 8U, .ToReg: Mips::T0_64 },
3486 { .FromReg: 9U, .ToReg: Mips::T1_64 },
3487 { .FromReg: 10U, .ToReg: Mips::T2_64 },
3488 { .FromReg: 11U, .ToReg: Mips::T3_64 },
3489 { .FromReg: 12U, .ToReg: Mips::T4_64 },
3490 { .FromReg: 13U, .ToReg: Mips::T5_64 },
3491 { .FromReg: 14U, .ToReg: Mips::T6_64 },
3492 { .FromReg: 15U, .ToReg: Mips::T7_64 },
3493 { .FromReg: 16U, .ToReg: Mips::S0_64 },
3494 { .FromReg: 17U, .ToReg: Mips::S1_64 },
3495 { .FromReg: 18U, .ToReg: Mips::S2_64 },
3496 { .FromReg: 19U, .ToReg: Mips::S3_64 },
3497 { .FromReg: 20U, .ToReg: Mips::S4_64 },
3498 { .FromReg: 21U, .ToReg: Mips::S5_64 },
3499 { .FromReg: 22U, .ToReg: Mips::S6_64 },
3500 { .FromReg: 23U, .ToReg: Mips::S7_64 },
3501 { .FromReg: 24U, .ToReg: Mips::T8_64 },
3502 { .FromReg: 25U, .ToReg: Mips::T9_64 },
3503 { .FromReg: 26U, .ToReg: Mips::K0_64 },
3504 { .FromReg: 27U, .ToReg: Mips::K1_64 },
3505 { .FromReg: 28U, .ToReg: Mips::GP_64 },
3506 { .FromReg: 29U, .ToReg: Mips::SP_64 },
3507 { .FromReg: 30U, .ToReg: Mips::FP_64 },
3508 { .FromReg: 31U, .ToReg: Mips::RA_64 },
3509 { .FromReg: 32U, .ToReg: Mips::D0_64 },
3510 { .FromReg: 33U, .ToReg: Mips::D1_64 },
3511 { .FromReg: 34U, .ToReg: Mips::D2_64 },
3512 { .FromReg: 35U, .ToReg: Mips::D3_64 },
3513 { .FromReg: 36U, .ToReg: Mips::D4_64 },
3514 { .FromReg: 37U, .ToReg: Mips::D5_64 },
3515 { .FromReg: 38U, .ToReg: Mips::D6_64 },
3516 { .FromReg: 39U, .ToReg: Mips::D7_64 },
3517 { .FromReg: 40U, .ToReg: Mips::D8_64 },
3518 { .FromReg: 41U, .ToReg: Mips::D9_64 },
3519 { .FromReg: 42U, .ToReg: Mips::D10_64 },
3520 { .FromReg: 43U, .ToReg: Mips::D11_64 },
3521 { .FromReg: 44U, .ToReg: Mips::D12_64 },
3522 { .FromReg: 45U, .ToReg: Mips::D13_64 },
3523 { .FromReg: 46U, .ToReg: Mips::D14_64 },
3524 { .FromReg: 47U, .ToReg: Mips::D15_64 },
3525 { .FromReg: 48U, .ToReg: Mips::D16_64 },
3526 { .FromReg: 49U, .ToReg: Mips::D17_64 },
3527 { .FromReg: 50U, .ToReg: Mips::D18_64 },
3528 { .FromReg: 51U, .ToReg: Mips::D19_64 },
3529 { .FromReg: 52U, .ToReg: Mips::D20_64 },
3530 { .FromReg: 53U, .ToReg: Mips::D21_64 },
3531 { .FromReg: 54U, .ToReg: Mips::D22_64 },
3532 { .FromReg: 55U, .ToReg: Mips::D23_64 },
3533 { .FromReg: 56U, .ToReg: Mips::D24_64 },
3534 { .FromReg: 57U, .ToReg: Mips::D25_64 },
3535 { .FromReg: 58U, .ToReg: Mips::D26_64 },
3536 { .FromReg: 59U, .ToReg: Mips::D27_64 },
3537 { .FromReg: 60U, .ToReg: Mips::D28_64 },
3538 { .FromReg: 61U, .ToReg: Mips::D29_64 },
3539 { .FromReg: 62U, .ToReg: Mips::D30_64 },
3540 { .FromReg: 63U, .ToReg: Mips::D31_64 },
3541 { .FromReg: 64U, .ToReg: Mips::HI0 },
3542 { .FromReg: 65U, .ToReg: Mips::LO0 },
3543 { .FromReg: 176U, .ToReg: Mips::HI1 },
3544 { .FromReg: 177U, .ToReg: Mips::LO1 },
3545 { .FromReg: 178U, .ToReg: Mips::HI2 },
3546 { .FromReg: 179U, .ToReg: Mips::LO2 },
3547 { .FromReg: 180U, .ToReg: Mips::HI3 },
3548 { .FromReg: 181U, .ToReg: Mips::LO3 },
3549};
3550extern const unsigned MipsDwarfFlavour0Dwarf2LSize = std::size(MipsDwarfFlavour0Dwarf2L);
3551
3552extern const MCRegisterInfo::DwarfLLVMRegPair MipsEHFlavour0Dwarf2L[] = {
3553 { .FromReg: 0U, .ToReg: Mips::ZERO_64 },
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3627
3628extern const MCRegisterInfo::DwarfLLVMRegPair MipsDwarfFlavour0L2Dwarf[] = {
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4226 2,
4227 3,
4228 4,
4229 5,
4230 6,
4231 7,
4232 8,
4233 9,
4234 10,
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4473 14,
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4475 24,
4476 25,
4477 2,
4478 3,
4479};
4480static inline void InitMipsMCRegisterInfo(MCRegisterInfo *RI, unsigned RA, unsigned DwarfFlavour = 0, unsigned EHFlavour = 0, unsigned PC = 0) {
4481 RI->InitMCRegisterInfo(D: MipsRegDesc, NR: 442, RA, PC, C: MipsMCRegisterClassStorage.Classes, NC: 70, RURoots: MipsRegUnitRoots, NRU: 321, DL: MipsRegDiffLists, RUMS: MipsLaneMaskLists, Strings: MipsRegStrings, ClassStrings: MipsRegClassStrings, SubIndices: MipsSubRegIdxLists, NumIndices: 12,
4482RET: MipsRegEncodingTable, RUI: nullptr);
4483
4484 switch (DwarfFlavour) {
4485 default:
4486 llvm_unreachable("Unknown DWARF flavour");
4487 case 0:
4488 RI->mapDwarfRegsToLLVMRegs(Map: MipsDwarfFlavour0Dwarf2L, Size: MipsDwarfFlavour0Dwarf2LSize, isEH: false);
4489 break;
4490 }
4491 switch (EHFlavour) {
4492 default:
4493 llvm_unreachable("Unknown DWARF flavour");
4494 case 0:
4495 RI->mapDwarfRegsToLLVMRegs(Map: MipsEHFlavour0Dwarf2L, Size: MipsEHFlavour0Dwarf2LSize, isEH: true);
4496 break;
4497 }
4498 switch (DwarfFlavour) {
4499 default:
4500 llvm_unreachable("Unknown DWARF flavour");
4501 case 0:
4502 RI->mapLLVMRegsToDwarfRegs(Map: MipsDwarfFlavour0L2Dwarf, Size: MipsDwarfFlavour0L2DwarfSize, isEH: false);
4503 break;
4504 }
4505 switch (EHFlavour) {
4506 default:
4507 llvm_unreachable("Unknown DWARF flavour");
4508 case 0:
4509 RI->mapLLVMRegsToDwarfRegs(Map: MipsEHFlavour0L2Dwarf, Size: MipsEHFlavour0L2DwarfSize, isEH: true);
4510 break;
4511 }
4512}
4513
4514
4515} // namespace llvm
4516