1/*===- TableGen'erated file -------------------------------------*- C++ -*-===*\
2|* *|
3|* MC Register Information *|
4|* *|
5|* Automatically generated file, do not edit! *|
6|* *|
7\*===----------------------------------------------------------------------===*/
8
9namespace llvm {
10
11extern const int16_t MipsRegDiffLists[] = {
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13 /* 2 */ -358, 0,
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79
80extern const LaneBitmask MipsLaneMaskLists[] = {
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86
87extern const uint16_t MipsSubRegIdxLists[] = {
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93
94
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538#ifdef __GNUC__
539#pragma GCC diagnostic pop
540#endif
541
542extern const MCRegisterDesc MipsRegDesc[] = { // Descriptors
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985};
986
987extern const MCPhysReg MipsRegUnitRoots[][2] = {
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989 { Mips::DSPCCond },
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993 { Mips::DSPOutFlag20 },
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995 { Mips::DSPOutFlag22 },
996 { Mips::DSPOutFlag23 },
997 { Mips::DSPPos },
998 { Mips::DSPSCount },
999 { Mips::FP },
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1003 { Mips::MSAIR },
1004 { Mips::MSAMap },
1005 { Mips::MSAModify },
1006 { Mips::MSARequest },
1007 { Mips::MSASave },
1008 { Mips::MSAUnmap },
1009 { Mips::PC },
1010 { Mips::RA },
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1012 { Mips::ZERO },
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1020 { Mips::HI1 },
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1047 { Mips::COP32 },
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1190 { Mips::FCR29 },
1191 { Mips::FCR30 },
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1193 { Mips::F_HI0 },
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1302 { Mips::T5 },
1303 { Mips::T6 },
1304 { Mips::T7 },
1305 { Mips::T8 },
1306 { Mips::T9 },
1307 { Mips::V0 },
1308 { Mips::V1 },
1309};
1310
1311namespace { // Register classes...
1312 // MSA128F16 Register Class...
1313 const MCPhysReg MSA128F16[] = {
1314 Mips::W0, Mips::W1, Mips::W2, Mips::W3, Mips::W4, Mips::W5, Mips::W6, Mips::W7, Mips::W8, Mips::W9, Mips::W10, Mips::W11, Mips::W12, Mips::W13, Mips::W14, Mips::W15, Mips::W16, Mips::W17, Mips::W18, Mips::W19, Mips::W20, Mips::W21, Mips::W22, Mips::W23, Mips::W24, Mips::W25, Mips::W26, Mips::W27, Mips::W28, Mips::W29, Mips::W30, Mips::W31,
1315 };
1316
1317 // MSA128F16 Bit set.
1318 const uint8_t MSA128F16Bits[] = {
1319 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf8, 0xff, 0xff, 0xff, 0x07,
1320 };
1321
1322 // CCR Register Class...
1323 const MCPhysReg CCR[] = {
1324 Mips::FCR0, Mips::FCR1, Mips::FCR2, Mips::FCR3, Mips::FCR4, Mips::FCR5, Mips::FCR6, Mips::FCR7, Mips::FCR8, Mips::FCR9, Mips::FCR10, Mips::FCR11, Mips::FCR12, Mips::FCR13, Mips::FCR14, Mips::FCR15, Mips::FCR16, Mips::FCR17, Mips::FCR18, Mips::FCR19, Mips::FCR20, Mips::FCR21, Mips::FCR22, Mips::FCR23, Mips::FCR24, Mips::FCR25, Mips::FCR26, Mips::FCR27, Mips::FCR28, Mips::FCR29, Mips::FCR30, Mips::FCR31,
1325 };
1326
1327 // CCR Bit set.
1328 const uint8_t CCRBits[] = {
1329 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf8, 0xff, 0xff, 0xff, 0x07,
1330 };
1331
1332 // COP0 Register Class...
1333 const MCPhysReg COP0[] = {
1334 Mips::COP00, Mips::COP01, Mips::COP02, Mips::COP03, Mips::COP04, Mips::COP05, Mips::COP06, Mips::COP07, Mips::COP08, Mips::COP09, Mips::COP010, Mips::COP011, Mips::COP012, Mips::COP013, Mips::COP014, Mips::COP015, Mips::COP016, Mips::COP017, Mips::COP018, Mips::COP019, Mips::COP020, Mips::COP021, Mips::COP022, Mips::COP023, Mips::COP024, Mips::COP025, Mips::COP026, Mips::COP027, Mips::COP028, Mips::COP029, Mips::COP030, Mips::COP031,
1335 };
1336
1337 // COP0 Bit set.
1338 const uint8_t COP0Bits[] = {
1339 0x00, 0x00, 0x00, 0x80, 0xff, 0x01, 0x00, 0xe0, 0xff, 0xff, 0x07,
1340 };
1341
1342 // COP2 Register Class...
1343 const MCPhysReg COP2[] = {
1344 Mips::COP20, Mips::COP21, Mips::COP22, Mips::COP23, Mips::COP24, Mips::COP25, Mips::COP26, Mips::COP27, Mips::COP28, Mips::COP29, Mips::COP210, Mips::COP211, Mips::COP212, Mips::COP213, Mips::COP214, Mips::COP215, Mips::COP216, Mips::COP217, Mips::COP218, Mips::COP219, Mips::COP220, Mips::COP221, Mips::COP222, Mips::COP223, Mips::COP224, Mips::COP225, Mips::COP226, Mips::COP227, Mips::COP228, Mips::COP229, Mips::COP230, Mips::COP231,
1345 };
1346
1347 // COP2 Bit set.
1348 const uint8_t COP2Bits[] = {
1349 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0x07, 0x00, 0x00, 0x00, 0xf8, 0xff, 0xff, 0x01,
1350 };
1351
1352 // COP3 Register Class...
1353 const MCPhysReg COP3[] = {
1354 Mips::COP30, Mips::COP31, Mips::COP32, Mips::COP33, Mips::COP34, Mips::COP35, Mips::COP36, Mips::COP37, Mips::COP38, Mips::COP39, Mips::COP310, Mips::COP311, Mips::COP312, Mips::COP313, Mips::COP314, Mips::COP315, Mips::COP316, Mips::COP317, Mips::COP318, Mips::COP319, Mips::COP320, Mips::COP321, Mips::COP322, Mips::COP323, Mips::COP324, Mips::COP325, Mips::COP326, Mips::COP327, Mips::COP328, Mips::COP329, Mips::COP330, Mips::COP331,
1355 };
1356
1357 // COP3 Bit set.
1358 const uint8_t COP3Bits[] = {
1359 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf8, 0x1f, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0xff, 0x7f,
1360 };
1361
1362 // DSPR Register Class...
1363 const MCPhysReg DSPR[] = {
1364 Mips::ZERO, Mips::AT, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3, Mips::T4, Mips::T5, Mips::T6, Mips::T7, Mips::S0, Mips::S1, Mips::S2, Mips::S3, Mips::S4, Mips::S5, Mips::S6, Mips::S7, Mips::T8, Mips::T9, Mips::K0, Mips::K1, Mips::GP, Mips::SP, Mips::FP, Mips::RA,
1365 };
1366
1367 // DSPR Bit set.
1368 const uint8_t DSPRBits[] = {
1369 0x02, 0x03, 0xf8, 0x03, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x06, 0x00, 0x00, 0x00, 0xc0, 0xbf, 0xff, 0x07,
1370 };
1371
1372 // FGR32 Register Class...
1373 const MCPhysReg FGR32[] = {
1374 Mips::F0, Mips::F1, Mips::F2, Mips::F3, Mips::F4, Mips::F5, Mips::F6, Mips::F7, Mips::F8, Mips::F9, Mips::F10, Mips::F11, Mips::F12, Mips::F13, Mips::F14, Mips::F15, Mips::F16, Mips::F17, Mips::F18, Mips::F19, Mips::F20, Mips::F21, Mips::F22, Mips::F23, Mips::F24, Mips::F25, Mips::F26, Mips::F27, Mips::F28, Mips::F29, Mips::F30, Mips::F31,
1375 };
1376
1377 // FGR32 Bit set.
1378 const uint8_t FGR32Bits[] = {
1379 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf8, 0xff, 0xff, 0xff, 0x07,
1380 };
1381
1382 // FGR32CC Register Class...
1383 const MCPhysReg FGR32CC[] = {
1384 Mips::F0, Mips::F1, Mips::F2, Mips::F3, Mips::F4, Mips::F5, Mips::F6, Mips::F7, Mips::F8, Mips::F9, Mips::F10, Mips::F11, Mips::F12, Mips::F13, Mips::F14, Mips::F15, Mips::F16, Mips::F17, Mips::F18, Mips::F19, Mips::F20, Mips::F21, Mips::F22, Mips::F23, Mips::F24, Mips::F25, Mips::F26, Mips::F27, Mips::F28, Mips::F29, Mips::F30, Mips::F31,
1385 };
1386
1387 // FGR32CC Bit set.
1388 const uint8_t FGR32CCBits[] = {
1389 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf8, 0xff, 0xff, 0xff, 0x07,
1390 };
1391
1392 // GPR32 Register Class...
1393 const MCPhysReg GPR32[] = {
1394 Mips::ZERO, Mips::AT, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3, Mips::T4, Mips::T5, Mips::T6, Mips::T7, Mips::S0, Mips::S1, Mips::S2, Mips::S3, Mips::S4, Mips::S5, Mips::S6, Mips::S7, Mips::T8, Mips::T9, Mips::K0, Mips::K1, Mips::GP, Mips::SP, Mips::FP, Mips::RA,
1395 };
1396
1397 // GPR32 Bit set.
1398 const uint8_t GPR32Bits[] = {
1399 0x02, 0x03, 0xf8, 0x03, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x06, 0x00, 0x00, 0x00, 0xc0, 0xbf, 0xff, 0x07,
1400 };
1401
1402 // HWRegs Register Class...
1403 const MCPhysReg HWRegs[] = {
1404 Mips::HWR0, Mips::HWR1, Mips::HWR2, Mips::HWR3, Mips::HWR4, Mips::HWR5, Mips::HWR6, Mips::HWR7, Mips::HWR8, Mips::HWR9, Mips::HWR10, Mips::HWR11, Mips::HWR12, Mips::HWR13, Mips::HWR14, Mips::HWR15, Mips::HWR16, Mips::HWR17, Mips::HWR18, Mips::HWR19, Mips::HWR20, Mips::HWR21, Mips::HWR22, Mips::HWR23, Mips::HWR24, Mips::HWR25, Mips::HWR26, Mips::HWR27, Mips::HWR28, Mips::HWR29, Mips::HWR30, Mips::HWR31,
1405 };
1406
1407 // HWRegs Bit set.
1408 const uint8_t HWRegsBits[] = {
1409 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0xff, 0xff, 0xff, 0x01,
1410 };
1411
1412 // MSACtrl Register Class...
1413 const MCPhysReg MSACtrl[] = {
1414 Mips::MSAIR, Mips::MSACSR, Mips::MSAAccess, Mips::MSASave, Mips::MSAModify, Mips::MSARequest, Mips::MSAMap, Mips::MSAUnmap, Mips::MSA8, Mips::MSA9, Mips::MSA10, Mips::MSA11, Mips::MSA12, Mips::MSA13, Mips::MSA14, Mips::MSA15, Mips::MSA16, Mips::MSA17, Mips::MSA18, Mips::MSA19, Mips::MSA20, Mips::MSA21, Mips::MSA22, Mips::MSA23, Mips::MSA24, Mips::MSA25, Mips::MSA26, Mips::MSA27, Mips::MSA28, Mips::MSA29, Mips::MSA30, Mips::MSA31,
1415 };
1416
1417 // MSACtrl Bit set.
1418 const uint8_t MSACtrlBits[] = {
1419 0x00, 0xfc, 0x03, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfc, 0xff, 0xff, 0x03,
1420 };
1421
1422 // GPR32NONZERO Register Class...
1423 const MCPhysReg GPR32NONZERO[] = {
1424 Mips::AT, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3, Mips::T4, Mips::T5, Mips::T6, Mips::T7, Mips::S0, Mips::S1, Mips::S2, Mips::S3, Mips::S4, Mips::S5, Mips::S6, Mips::S7, Mips::T8, Mips::T9, Mips::K0, Mips::K1, Mips::GP, Mips::SP, Mips::FP, Mips::RA,
1425 };
1426
1427 // GPR32NONZERO Bit set.
1428 const uint8_t GPR32NONZEROBits[] = {
1429 0x02, 0x03, 0xd8, 0x03, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x06, 0x00, 0x00, 0x00, 0xc0, 0xbf, 0xff, 0x07,
1430 };
1431
1432 // CPU16RegsPlusSP Register Class...
1433 const MCPhysReg CPU16RegsPlusSP[] = {
1434 Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::S0, Mips::S1, Mips::SP,
1435 };
1436
1437 // CPU16RegsPlusSP Bit set.
1438 const uint8_t CPU16RegsPlusSPBits[] = {
1439 0x00, 0x00, 0xd0, 0x03, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0x00, 0x00, 0x06,
1440 };
1441
1442 // CPU16Regs Register Class...
1443 const MCPhysReg CPU16Regs[] = {
1444 Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::S0, Mips::S1,
1445 };
1446
1447 // CPU16Regs Bit set.
1448 const uint8_t CPU16RegsBits[] = {
1449 0x00, 0x00, 0xc0, 0x03, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0x00, 0x00, 0x06,
1450 };
1451
1452 // FCC Register Class...
1453 const MCPhysReg FCC[] = {
1454 Mips::FCC0, Mips::FCC1, Mips::FCC2, Mips::FCC3, Mips::FCC4, Mips::FCC5, Mips::FCC6, Mips::FCC7,
1455 };
1456
1457 // FCC Bit set.
1458 const uint8_t FCCBits[] = {
1459 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf8, 0x07,
1460 };
1461
1462 // GPRMM16 Register Class...
1463 const MCPhysReg GPRMM16[] = {
1464 Mips::S0, Mips::S1, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3,
1465 };
1466
1467 // GPRMM16 Bit set.
1468 const uint8_t GPRMM16Bits[] = {
1469 0x00, 0x00, 0xc0, 0x03, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0x00, 0x00, 0x06,
1470 };
1471
1472 // GPRMM16MoveP Register Class...
1473 const MCPhysReg GPRMM16MoveP[] = {
1474 Mips::ZERO, Mips::S1, Mips::V0, Mips::V1, Mips::S0, Mips::S2, Mips::S3, Mips::S4,
1475 };
1476
1477 // GPRMM16MoveP Bit set.
1478 const uint8_t GPRMM16MovePBits[] = {
1479 0x00, 0x00, 0x20, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0x07, 0x00, 0x06,
1480 };
1481
1482 // GPRMM16Zero Register Class...
1483 const MCPhysReg GPRMM16Zero[] = {
1484 Mips::ZERO, Mips::S1, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3,
1485 };
1486
1487 // GPRMM16Zero Bit set.
1488 const uint8_t GPRMM16ZeroBits[] = {
1489 0x00, 0x00, 0xe0, 0x03, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x80, 0x00, 0x00, 0x06,
1490 };
1491
1492 // CPU16Regs_and_GPRMM16Zero Register Class...
1493 const MCPhysReg CPU16Regs_and_GPRMM16Zero[] = {
1494 Mips::S1, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3,
1495 };
1496
1497 // CPU16Regs_and_GPRMM16Zero Bit set.
1498 const uint8_t CPU16Regs_and_GPRMM16ZeroBits[] = {
1499 0x00, 0x00, 0xc0, 0x03, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x80, 0x00, 0x00, 0x06,
1500 };
1501
1502 // GPR32NONZERO_and_GPRMM16MoveP Register Class...
1503 const MCPhysReg GPR32NONZERO_and_GPRMM16MoveP[] = {
1504 Mips::S1, Mips::V0, Mips::V1, Mips::S0, Mips::S2, Mips::S3, Mips::S4,
1505 };
1506
1507 // GPR32NONZERO_and_GPRMM16MoveP Bit set.
1508 const uint8_t GPR32NONZERO_and_GPRMM16MovePBits[] = {
1509 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0x07, 0x00, 0x06,
1510 };
1511
1512 // GPRMM16MovePPairSecond Register Class...
1513 const MCPhysReg GPRMM16MovePPairSecond[] = {
1514 Mips::A1, Mips::A2, Mips::A3, Mips::S5, Mips::S6,
1515 };
1516
1517 // GPRMM16MovePPairSecond Bit set.
1518 const uint8_t GPRMM16MovePPairSecondBits[] = {
1519 0x00, 0x00, 0x80, 0x03, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x18,
1520 };
1521
1522 // CPU16Regs_and_GPRMM16MoveP Register Class...
1523 const MCPhysReg CPU16Regs_and_GPRMM16MoveP[] = {
1524 Mips::S1, Mips::V0, Mips::V1, Mips::S0,
1525 };
1526
1527 // CPU16Regs_and_GPRMM16MoveP Bit set.
1528 const uint8_t CPU16Regs_and_GPRMM16MovePBits[] = {
1529 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0x00, 0x00, 0x06,
1530 };
1531
1532 // GPRMM16MoveP_and_GPRMM16Zero Register Class...
1533 const MCPhysReg GPRMM16MoveP_and_GPRMM16Zero[] = {
1534 Mips::ZERO, Mips::S1, Mips::V0, Mips::V1,
1535 };
1536
1537 // GPRMM16MoveP_and_GPRMM16Zero Bit set.
1538 const uint8_t GPRMM16MoveP_and_GPRMM16ZeroBits[] = {
1539 0x00, 0x00, 0x20, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x80, 0x00, 0x00, 0x06,
1540 };
1541
1542 // HI32DSP Register Class...
1543 const MCPhysReg HI32DSP[] = {
1544 Mips::HI0, Mips::HI1, Mips::HI2, Mips::HI3,
1545 };
1546
1547 // HI32DSP Bit set.
1548 const uint8_t HI32DSPBits[] = {
1549 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xe0, 0x01,
1550 };
1551
1552 // LO32DSP Register Class...
1553 const MCPhysReg LO32DSP[] = {
1554 Mips::LO0, Mips::LO1, Mips::LO2, Mips::LO3,
1555 };
1556
1557 // LO32DSP Bit set.
1558 const uint8_t LO32DSPBits[] = {
1559 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x78,
1560 };
1561
1562 // CPU16Regs_and_GPRMM16MovePPairSecond Register Class...
1563 const MCPhysReg CPU16Regs_and_GPRMM16MovePPairSecond[] = {
1564 Mips::A1, Mips::A2, Mips::A3,
1565 };
1566
1567 // CPU16Regs_and_GPRMM16MovePPairSecond Bit set.
1568 const uint8_t CPU16Regs_and_GPRMM16MovePPairSecondBits[] = {
1569 0x00, 0x00, 0x80, 0x03,
1570 };
1571
1572 // GPRMM16MovePPairFirst Register Class...
1573 const MCPhysReg GPRMM16MovePPairFirst[] = {
1574 Mips::A0, Mips::A1, Mips::A2,
1575 };
1576
1577 // GPRMM16MovePPairFirst Bit set.
1578 const uint8_t GPRMM16MovePPairFirstBits[] = {
1579 0x00, 0x00, 0xc0, 0x01,
1580 };
1581
1582 // GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero Register Class...
1583 const MCPhysReg GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero[] = {
1584 Mips::S1, Mips::V0, Mips::V1,
1585 };
1586
1587 // GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero Bit set.
1588 const uint8_t GPRMM16MoveP_and_CPU16Regs_and_GPRMM16ZeroBits[] = {
1589 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x80, 0x00, 0x00, 0x06,
1590 };
1591
1592 // GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond Register Class...
1593 const MCPhysReg GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond[] = {
1594 Mips::A1, Mips::A2,
1595 };
1596
1597 // GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond Bit set.
1598 const uint8_t GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecondBits[] = {
1599 0x00, 0x00, 0x80, 0x01,
1600 };
1601
1602 // CPURAReg Register Class...
1603 const MCPhysReg CPURAReg[] = {
1604 Mips::RA,
1605 };
1606
1607 // CPURAReg Bit set.
1608 const uint8_t CPURARegBits[] = {
1609 0x00, 0x00, 0x08,
1610 };
1611
1612 // CPUSPReg Register Class...
1613 const MCPhysReg CPUSPReg[] = {
1614 Mips::SP,
1615 };
1616
1617 // CPUSPReg Bit set.
1618 const uint8_t CPUSPRegBits[] = {
1619 0x00, 0x00, 0x10,
1620 };
1621
1622 // DSPCC Register Class...
1623 const MCPhysReg DSPCC[] = {
1624 Mips::DSPCCond,
1625 };
1626
1627 // DSPCC Bit set.
1628 const uint8_t DSPCCBits[] = {
1629 0x04,
1630 };
1631
1632 // GP32 Register Class...
1633 const MCPhysReg GP32[] = {
1634 Mips::GP,
1635 };
1636
1637 // GP32 Bit set.
1638 const uint8_t GP32Bits[] = {
1639 0x00, 0x02,
1640 };
1641
1642 // GPR32ZERO Register Class...
1643 const MCPhysReg GPR32ZERO[] = {
1644 Mips::ZERO,
1645 };
1646
1647 // GPR32ZERO Bit set.
1648 const uint8_t GPR32ZEROBits[] = {
1649 0x00, 0x00, 0x20,
1650 };
1651
1652 // HI32 Register Class...
1653 const MCPhysReg HI32[] = {
1654 Mips::HI0,
1655 };
1656
1657 // HI32 Bit set.
1658 const uint8_t HI32Bits[] = {
1659 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x20,
1660 };
1661
1662 // LO32 Register Class...
1663 const MCPhysReg LO32[] = {
1664 Mips::LO0,
1665 };
1666
1667 // LO32 Bit set.
1668 const uint8_t LO32Bits[] = {
1669 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x08,
1670 };
1671
1672 // SP32 Register Class...
1673 const MCPhysReg SP32[] = {
1674 Mips::SP,
1675 };
1676
1677 // SP32 Bit set.
1678 const uint8_t SP32Bits[] = {
1679 0x00, 0x00, 0x10,
1680 };
1681
1682 // FGR64CC Register Class...
1683 const MCPhysReg FGR64CC[] = {
1684 Mips::D0_64, Mips::D1_64, Mips::D2_64, Mips::D3_64, Mips::D4_64, Mips::D5_64, Mips::D6_64, Mips::D7_64, Mips::D8_64, Mips::D9_64, Mips::D10_64, Mips::D11_64, Mips::D12_64, Mips::D13_64, Mips::D14_64, Mips::D15_64, Mips::D16_64, Mips::D17_64, Mips::D18_64, Mips::D19_64, Mips::D20_64, Mips::D21_64, Mips::D22_64, Mips::D23_64, Mips::D24_64, Mips::D25_64, Mips::D26_64, Mips::D27_64, Mips::D28_64, Mips::D29_64, Mips::D30_64, Mips::D31_64,
1685 };
1686
1687 // FGR64CC Bit set.
1688 const uint8_t FGR64CCBits[] = {
1689 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0xff, 0xff, 0xff, 0x01,
1690 };
1691
1692 // FGR64 Register Class...
1693 const MCPhysReg FGR64[] = {
1694 Mips::D0_64, Mips::D1_64, Mips::D2_64, Mips::D3_64, Mips::D4_64, Mips::D5_64, Mips::D6_64, Mips::D7_64, Mips::D8_64, Mips::D9_64, Mips::D10_64, Mips::D11_64, Mips::D12_64, Mips::D13_64, Mips::D14_64, Mips::D15_64, Mips::D16_64, Mips::D17_64, Mips::D18_64, Mips::D19_64, Mips::D20_64, Mips::D21_64, Mips::D22_64, Mips::D23_64, Mips::D24_64, Mips::D25_64, Mips::D26_64, Mips::D27_64, Mips::D28_64, Mips::D29_64, Mips::D30_64, Mips::D31_64,
1695 };
1696
1697 // FGR64 Bit set.
1698 const uint8_t FGR64Bits[] = {
1699 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0xff, 0xff, 0xff, 0x01,
1700 };
1701
1702 // GPR64 Register Class...
1703 const MCPhysReg GPR64[] = {
1704 Mips::ZERO_64, Mips::AT_64, Mips::V0_64, Mips::V1_64, Mips::A0_64, Mips::A1_64, Mips::A2_64, Mips::A3_64, Mips::T0_64, Mips::T1_64, Mips::T2_64, Mips::T3_64, Mips::T4_64, Mips::T5_64, Mips::T6_64, Mips::T7_64, Mips::S0_64, Mips::S1_64, Mips::S2_64, Mips::S3_64, Mips::S4_64, Mips::S5_64, Mips::S6_64, Mips::S7_64, Mips::T8_64, Mips::T9_64, Mips::K0_64, Mips::K1_64, Mips::GP_64, Mips::SP_64, Mips::FP_64, Mips::RA_64,
1705 };
1706
1707 // GPR64 Bit set.
1708 const uint8_t GPR64Bits[] = {
1709 0x00, 0x00, 0x00, 0x40, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x08, 0x00, 0x00, 0x00, 0x10, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x20, 0x40, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf8, 0x00, 0x00, 0x00, 0x00, 0xd8, 0xff, 0xff, 0x03,
1710 };
1711
1712 // GPR64_with_sub_32_in_GPR32NONZERO Register Class...
1713 const MCPhysReg GPR64_with_sub_32_in_GPR32NONZERO[] = {
1714 Mips::AT_64, Mips::V0_64, Mips::V1_64, Mips::A0_64, Mips::A1_64, Mips::A2_64, Mips::A3_64, Mips::T0_64, Mips::T1_64, Mips::T2_64, Mips::T3_64, Mips::T4_64, Mips::T5_64, Mips::T6_64, Mips::T7_64, Mips::S0_64, Mips::S1_64, Mips::S2_64, Mips::S3_64, Mips::S4_64, Mips::S5_64, Mips::S6_64, Mips::S7_64, Mips::T8_64, Mips::T9_64, Mips::K0_64, Mips::K1_64, Mips::GP_64, Mips::SP_64, Mips::FP_64, Mips::RA_64,
1715 };
1716
1717 // GPR64_with_sub_32_in_GPR32NONZERO Bit set.
1718 const uint8_t GPR64_with_sub_32_in_GPR32NONZEROBits[] = {
1719 0x00, 0x00, 0x00, 0x40, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x08, 0x00, 0x00, 0x00, 0x10, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x20, 0x40, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf0, 0x00, 0x00, 0x00, 0x00, 0xd8, 0xff, 0xff, 0x03,
1720 };
1721
1722 // AFGR64 Register Class...
1723 const MCPhysReg AFGR64[] = {
1724 Mips::D0, Mips::D1, Mips::D2, Mips::D3, Mips::D4, Mips::D5, Mips::D6, Mips::D7, Mips::D8, Mips::D9, Mips::D10, Mips::D11, Mips::D12, Mips::D13, Mips::D14, Mips::D15,
1725 };
1726
1727 // AFGR64 Bit set.
1728 const uint8_t AFGR64Bits[] = {
1729 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x80, 0xff, 0x7f,
1730 };
1731
1732 // GPR64_with_sub_32_in_CPU16RegsPlusSP Register Class...
1733 const MCPhysReg GPR64_with_sub_32_in_CPU16RegsPlusSP[] = {
1734 Mips::V0_64, Mips::V1_64, Mips::A0_64, Mips::A1_64, Mips::A2_64, Mips::A3_64, Mips::S0_64, Mips::S1_64, Mips::SP_64,
1735 };
1736
1737 // GPR64_with_sub_32_in_CPU16RegsPlusSP Bit set.
1738 const uint8_t GPR64_with_sub_32_in_CPU16RegsPlusSPBits[] = {
1739 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x40, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf0, 0x00, 0x00, 0x00, 0x00, 0xc0, 0x00, 0x00, 0x03,
1740 };
1741
1742 // GPR64_with_sub_32_in_CPU16Regs Register Class...
1743 const MCPhysReg GPR64_with_sub_32_in_CPU16Regs[] = {
1744 Mips::V0_64, Mips::V1_64, Mips::A0_64, Mips::A1_64, Mips::A2_64, Mips::A3_64, Mips::S0_64, Mips::S1_64,
1745 };
1746
1747 // GPR64_with_sub_32_in_CPU16Regs Bit set.
1748 const uint8_t GPR64_with_sub_32_in_CPU16RegsBits[] = {
1749 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf0, 0x00, 0x00, 0x00, 0x00, 0xc0, 0x00, 0x00, 0x03,
1750 };
1751
1752 // GPR64_with_sub_32_in_GPRMM16MoveP Register Class...
1753 const MCPhysReg GPR64_with_sub_32_in_GPRMM16MoveP[] = {
1754 Mips::ZERO_64, Mips::V0_64, Mips::V1_64, Mips::S0_64, Mips::S1_64, Mips::S2_64, Mips::S3_64, Mips::S4_64,
1755 };
1756
1757 // GPR64_with_sub_32_in_GPRMM16MoveP Bit set.
1758 const uint8_t GPR64_with_sub_32_in_GPRMM16MovePBits[] = {
1759 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x08, 0x00, 0x00, 0x00, 0x00, 0xc0, 0x07, 0x00, 0x03,
1760 };
1761
1762 // GPR64_with_sub_32_in_GPRMM16Zero Register Class...
1763 const MCPhysReg GPR64_with_sub_32_in_GPRMM16Zero[] = {
1764 Mips::ZERO_64, Mips::V0_64, Mips::V1_64, Mips::A0_64, Mips::A1_64, Mips::A2_64, Mips::A3_64, Mips::S1_64,
1765 };
1766
1767 // GPR64_with_sub_32_in_GPRMM16Zero Bit set.
1768 const uint8_t GPR64_with_sub_32_in_GPRMM16ZeroBits[] = {
1769 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf8, 0x00, 0x00, 0x00, 0x00, 0x80, 0x00, 0x00, 0x03,
1770 };
1771
1772 // GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16Zero Register Class...
1773 const MCPhysReg GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16Zero[] = {
1774 Mips::V0_64, Mips::V1_64, Mips::A0_64, Mips::A1_64, Mips::A2_64, Mips::A3_64, Mips::S1_64,
1775 };
1776
1777 // GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16Zero Bit set.
1778 const uint8_t GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16ZeroBits[] = {
1779 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf0, 0x00, 0x00, 0x00, 0x00, 0x80, 0x00, 0x00, 0x03,
1780 };
1781
1782 // GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MoveP Register Class...
1783 const MCPhysReg GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MoveP[] = {
1784 Mips::V0_64, Mips::V1_64, Mips::S0_64, Mips::S1_64, Mips::S2_64, Mips::S3_64, Mips::S4_64,
1785 };
1786
1787 // GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MoveP Bit set.
1788 const uint8_t GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MovePBits[] = {
1789 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0x07, 0x00, 0x03,
1790 };
1791
1792 // GPR64_with_sub_32_in_GPRMM16MovePPairSecond Register Class...
1793 const MCPhysReg GPR64_with_sub_32_in_GPRMM16MovePPairSecond[] = {
1794 Mips::A1_64, Mips::A2_64, Mips::A3_64, Mips::S5_64, Mips::S6_64,
1795 };
1796
1797 // GPR64_with_sub_32_in_GPRMM16MovePPairSecond Bit set.
1798 const uint8_t GPR64_with_sub_32_in_GPRMM16MovePPairSecondBits[] = {
1799 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xe0, 0x00, 0x00, 0x00, 0x00, 0x00, 0x18,
1800 };
1801
1802 // ACC64DSP Register Class...
1803 const MCPhysReg ACC64DSP[] = {
1804 Mips::AC0, Mips::AC1, Mips::AC2, Mips::AC3,
1805 };
1806
1807 // ACC64DSP Bit set.
1808 const uint8_t ACC64DSPBits[] = {
1809 0x00, 0x00, 0x00, 0x3c,
1810 };
1811
1812 // GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MoveP Register Class...
1813 const MCPhysReg GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MoveP[] = {
1814 Mips::V0_64, Mips::V1_64, Mips::S0_64, Mips::S1_64,
1815 };
1816
1817 // GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MoveP Bit set.
1818 const uint8_t GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePBits[] = {
1819 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0x00, 0x00, 0x03,
1820 };
1821
1822 // GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16Zero Register Class...
1823 const MCPhysReg GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16Zero[] = {
1824 Mips::ZERO_64, Mips::V0_64, Mips::V1_64, Mips::S1_64,
1825 };
1826
1827 // GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16Zero Bit set.
1828 const uint8_t GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16ZeroBits[] = {
1829 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x08, 0x00, 0x00, 0x00, 0x00, 0x80, 0x00, 0x00, 0x03,
1830 };
1831
1832 // GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePPairSecond Register Class...
1833 const MCPhysReg GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePPairSecond[] = {
1834 Mips::A1_64, Mips::A2_64, Mips::A3_64,
1835 };
1836
1837 // GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePPairSecond Bit set.
1838 const uint8_t GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePPairSecondBits[] = {
1839 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xe0,
1840 };
1841
1842 // GPR64_with_sub_32_in_GPRMM16MovePPairFirst Register Class...
1843 const MCPhysReg GPR64_with_sub_32_in_GPRMM16MovePPairFirst[] = {
1844 Mips::A0_64, Mips::A1_64, Mips::A2_64,
1845 };
1846
1847 // GPR64_with_sub_32_in_GPRMM16MovePPairFirst Bit set.
1848 const uint8_t GPR64_with_sub_32_in_GPRMM16MovePPairFirstBits[] = {
1849 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x70,
1850 };
1851
1852 // GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero Register Class...
1853 const MCPhysReg GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero[] = {
1854 Mips::V0_64, Mips::V1_64, Mips::S1_64,
1855 };
1856
1857 // GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero Bit set.
1858 const uint8_t GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16ZeroBits[] = {
1859 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x80, 0x00, 0x00, 0x03,
1860 };
1861
1862 // OCTEON_MPL Register Class...
1863 const MCPhysReg OCTEON_MPL[] = {
1864 Mips::MPL0, Mips::MPL1, Mips::MPL2,
1865 };
1866
1867 // OCTEON_MPL Bit set.
1868 const uint8_t OCTEON_MPLBits[] = {
1869 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x80, 0x03,
1870 };
1871
1872 // OCTEON_P Register Class...
1873 const MCPhysReg OCTEON_P[] = {
1874 Mips::P0, Mips::P1, Mips::P2,
1875 };
1876
1877 // OCTEON_P Bit set.
1878 const uint8_t OCTEON_PBits[] = {
1879 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x1c,
1880 };
1881
1882 // GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond Register Class...
1883 const MCPhysReg GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond[] = {
1884 Mips::A1_64, Mips::A2_64,
1885 };
1886
1887 // GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond Bit set.
1888 const uint8_t GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecondBits[] = {
1889 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x60,
1890 };
1891
1892 // ACC64 Register Class...
1893 const MCPhysReg ACC64[] = {
1894 Mips::AC0,
1895 };
1896
1897 // ACC64 Bit set.
1898 const uint8_t ACC64Bits[] = {
1899 0x00, 0x00, 0x00, 0x04,
1900 };
1901
1902 // GP64 Register Class...
1903 const MCPhysReg GP64[] = {
1904 Mips::GP_64,
1905 };
1906
1907 // GP64 Bit set.
1908 const uint8_t GP64Bits[] = {
1909 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x10,
1910 };
1911
1912 // GPR64_with_sub_32_in_CPURAReg Register Class...
1913 const MCPhysReg GPR64_with_sub_32_in_CPURAReg[] = {
1914 Mips::RA_64,
1915 };
1916
1917 // GPR64_with_sub_32_in_CPURAReg Bit set.
1918 const uint8_t GPR64_with_sub_32_in_CPURARegBits[] = {
1919 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x20,
1920 };
1921
1922 // GPR64_with_sub_32_in_GPR32ZERO Register Class...
1923 const MCPhysReg GPR64_with_sub_32_in_GPR32ZERO[] = {
1924 Mips::ZERO_64,
1925 };
1926
1927 // GPR64_with_sub_32_in_GPR32ZERO Bit set.
1928 const uint8_t GPR64_with_sub_32_in_GPR32ZEROBits[] = {
1929 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x08,
1930 };
1931
1932 // HI64 Register Class...
1933 const MCPhysReg HI64[] = {
1934 Mips::HI0_64,
1935 };
1936
1937 // HI64 Bit set.
1938 const uint8_t HI64Bits[] = {
1939 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x04,
1940 };
1941
1942 // LO64 Register Class...
1943 const MCPhysReg LO64[] = {
1944 Mips::LO0_64,
1945 };
1946
1947 // LO64 Bit set.
1948 const uint8_t LO64Bits[] = {
1949 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x20,
1950 };
1951
1952 // SP64 Register Class...
1953 const MCPhysReg SP64[] = {
1954 Mips::SP_64,
1955 };
1956
1957 // SP64 Bit set.
1958 const uint8_t SP64Bits[] = {
1959 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x40,
1960 };
1961
1962 // MSA128B Register Class...
1963 const MCPhysReg MSA128B[] = {
1964 Mips::W0, Mips::W1, Mips::W2, Mips::W3, Mips::W4, Mips::W5, Mips::W6, Mips::W7, Mips::W8, Mips::W9, Mips::W10, Mips::W11, Mips::W12, Mips::W13, Mips::W14, Mips::W15, Mips::W16, Mips::W17, Mips::W18, Mips::W19, Mips::W20, Mips::W21, Mips::W22, Mips::W23, Mips::W24, Mips::W25, Mips::W26, Mips::W27, Mips::W28, Mips::W29, Mips::W30, Mips::W31,
1965 };
1966
1967 // MSA128B Bit set.
1968 const uint8_t MSA128BBits[] = {
1969 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf8, 0xff, 0xff, 0xff, 0x07,
1970 };
1971
1972 // MSA128D Register Class...
1973 const MCPhysReg MSA128D[] = {
1974 Mips::W0, Mips::W1, Mips::W2, Mips::W3, Mips::W4, Mips::W5, Mips::W6, Mips::W7, Mips::W8, Mips::W9, Mips::W10, Mips::W11, Mips::W12, Mips::W13, Mips::W14, Mips::W15, Mips::W16, Mips::W17, Mips::W18, Mips::W19, Mips::W20, Mips::W21, Mips::W22, Mips::W23, Mips::W24, Mips::W25, Mips::W26, Mips::W27, Mips::W28, Mips::W29, Mips::W30, Mips::W31,
1975 };
1976
1977 // MSA128D Bit set.
1978 const uint8_t MSA128DBits[] = {
1979 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf8, 0xff, 0xff, 0xff, 0x07,
1980 };
1981
1982 // MSA128H Register Class...
1983 const MCPhysReg MSA128H[] = {
1984 Mips::W0, Mips::W1, Mips::W2, Mips::W3, Mips::W4, Mips::W5, Mips::W6, Mips::W7, Mips::W8, Mips::W9, Mips::W10, Mips::W11, Mips::W12, Mips::W13, Mips::W14, Mips::W15, Mips::W16, Mips::W17, Mips::W18, Mips::W19, Mips::W20, Mips::W21, Mips::W22, Mips::W23, Mips::W24, Mips::W25, Mips::W26, Mips::W27, Mips::W28, Mips::W29, Mips::W30, Mips::W31,
1985 };
1986
1987 // MSA128H Bit set.
1988 const uint8_t MSA128HBits[] = {
1989 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf8, 0xff, 0xff, 0xff, 0x07,
1990 };
1991
1992 // MSA128W Register Class...
1993 const MCPhysReg MSA128W[] = {
1994 Mips::W0, Mips::W1, Mips::W2, Mips::W3, Mips::W4, Mips::W5, Mips::W6, Mips::W7, Mips::W8, Mips::W9, Mips::W10, Mips::W11, Mips::W12, Mips::W13, Mips::W14, Mips::W15, Mips::W16, Mips::W17, Mips::W18, Mips::W19, Mips::W20, Mips::W21, Mips::W22, Mips::W23, Mips::W24, Mips::W25, Mips::W26, Mips::W27, Mips::W28, Mips::W29, Mips::W30, Mips::W31,
1995 };
1996
1997 // MSA128W Bit set.
1998 const uint8_t MSA128WBits[] = {
1999 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf8, 0xff, 0xff, 0xff, 0x07,
2000 };
2001
2002 // MSA128WEvens Register Class...
2003 const MCPhysReg MSA128WEvens[] = {
2004 Mips::W0, Mips::W2, Mips::W4, Mips::W6, Mips::W8, Mips::W10, Mips::W12, Mips::W14, Mips::W16, Mips::W18, Mips::W20, Mips::W22, Mips::W24, Mips::W26, Mips::W28, Mips::W30,
2005 };
2006
2007 // MSA128WEvens Bit set.
2008 const uint8_t MSA128WEvensBits[] = {
2009 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xa8, 0xaa, 0xaa, 0xaa, 0x02,
2010 };
2011
2012 // ACC128 Register Class...
2013 const MCPhysReg ACC128[] = {
2014 Mips::AC0_64,
2015 };
2016
2017 // ACC128 Bit set.
2018 const uint8_t ACC128Bits[] = {
2019 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x01,
2020 };
2021
2022} // end anonymous namespace
2023
2024
2025#ifdef __GNUC__
2026#pragma GCC diagnostic push
2027#pragma GCC diagnostic ignored "-Woverlength-strings"
2028#endif
2029extern const char MipsRegClassStrings[] = {
2030 /* 0 */ "COP0\000"
2031 /* 5 */ "HI32\000"
2032 /* 10 */ "LO32\000"
2033 /* 15 */ "GP32\000"
2034 /* 20 */ "SP32\000"
2035 /* 25 */ "FGR32\000"
2036 /* 31 */ "GPR32\000"
2037 /* 37 */ "COP2\000"
2038 /* 42 */ "COP3\000"
2039 /* 47 */ "ACC64\000"
2040 /* 53 */ "HI64\000"
2041 /* 58 */ "LO64\000"
2042 /* 63 */ "GP64\000"
2043 /* 68 */ "SP64\000"
2044 /* 73 */ "AFGR64\000"
2045 /* 80 */ "GPR64\000"
2046 /* 86 */ "MSA128F16\000"
2047 /* 96 */ "GPRMM16\000"
2048 /* 104 */ "ACC128\000"
2049 /* 111 */ "MSA128B\000"
2050 /* 119 */ "FGR32CC\000"
2051 /* 127 */ "FGR64CC\000"
2052 /* 135 */ "FCC\000"
2053 /* 139 */ "DSPCC\000"
2054 /* 145 */ "MSA128D\000"
2055 /* 153 */ "MSA128H\000"
2056 /* 161 */ "OCTEON_MPL\000"
2057 /* 172 */ "GPR64_with_sub_32_in_GPR32ZERO\000"
2058 /* 203 */ "GPR64_with_sub_32_in_GPR32NONZERO\000"
2059 /* 237 */ "HI32DSP\000"
2060 /* 245 */ "LO32DSP\000"
2061 /* 253 */ "ACC64DSP\000"
2062 /* 262 */ "GPR64_with_sub_32_in_CPU16RegsPlusSP\000"
2063 /* 299 */ "OCTEON_P\000"
2064 /* 308 */ "GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MoveP\000"
2065 /* 359 */ "GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MoveP\000"
2066 /* 407 */ "GPR64_with_sub_32_in_GPRMM16MoveP\000"
2067 /* 441 */ "CCR\000"
2068 /* 445 */ "DSPR\000"
2069 /* 450 */ "MSA128W\000"
2070 /* 458 */ "GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePPairSecond\000"
2071 /* 516 */ "GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond\000"
2072 /* 586 */ "GPR64_with_sub_32_in_GPRMM16MovePPairSecond\000"
2073 /* 630 */ "GPR64_with_sub_32_in_CPURAReg\000"
2074 /* 660 */ "CPUSPReg\000"
2075 /* 669 */ "MSACtrl\000"
2076 /* 677 */ "GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16Zero\000"
2077 /* 727 */ "GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero\000"
2078 /* 791 */ "GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16Zero\000"
2079 /* 838 */ "GPR64_with_sub_32_in_GPRMM16Zero\000"
2080 /* 871 */ "GPR64_with_sub_32_in_CPU16Regs\000"
2081 /* 902 */ "HWRegs\000"
2082 /* 909 */ "MSA128WEvens\000"
2083 /* 922 */ "GPR64_with_sub_32_in_GPRMM16MovePPairFirst\000"
2084};
2085#ifdef __GNUC__
2086#pragma GCC diagnostic pop
2087#endif
2088
2089extern const MCRegisterClass MipsMCRegisterClasses[] = {
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2091 { .RegsBegin: CCR, .RegSet: CCRBits, .NameIdx: 441, .RegsSize: 32, .RegSetSize: sizeof(CCRBits), .ID: Mips::CCRRegClassID, .RegSizeInBits: 32, .CopyCost: 1, .Allocatable: false, .BaseClass: false },
2092 { .RegsBegin: COP0, .RegSet: COP0Bits, .NameIdx: 0, .RegsSize: 32, .RegSetSize: sizeof(COP0Bits), .ID: Mips::COP0RegClassID, .RegSizeInBits: 32, .CopyCost: 1, .Allocatable: false, .BaseClass: false },
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2143 { .RegsBegin: GPR64_with_sub_32_in_GPRMM16MovePPairFirst, .RegSet: GPR64_with_sub_32_in_GPRMM16MovePPairFirstBits, .NameIdx: 922, .RegsSize: 3, .RegSetSize: sizeof(GPR64_with_sub_32_in_GPRMM16MovePPairFirstBits), .ID: Mips::GPR64_with_sub_32_in_GPRMM16MovePPairFirstRegClassID, .RegSizeInBits: 64, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2144 { .RegsBegin: GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero, .RegSet: GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16ZeroBits, .NameIdx: 727, .RegsSize: 3, .RegSetSize: sizeof(GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16ZeroBits), .ID: Mips::GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16ZeroRegClassID, .RegSizeInBits: 64, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2145 { .RegsBegin: OCTEON_MPL, .RegSet: OCTEON_MPLBits, .NameIdx: 161, .RegsSize: 3, .RegSetSize: sizeof(OCTEON_MPLBits), .ID: Mips::OCTEON_MPLRegClassID, .RegSizeInBits: 64, .CopyCost: 1, .Allocatable: false, .BaseClass: false },
2146 { .RegsBegin: OCTEON_P, .RegSet: OCTEON_PBits, .NameIdx: 299, .RegsSize: 3, .RegSetSize: sizeof(OCTEON_PBits), .ID: Mips::OCTEON_PRegClassID, .RegSizeInBits: 64, .CopyCost: 1, .Allocatable: false, .BaseClass: false },
2147 { .RegsBegin: GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond, .RegSet: GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecondBits, .NameIdx: 516, .RegsSize: 2, .RegSetSize: sizeof(GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecondBits), .ID: Mips::GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecondRegClassID, .RegSizeInBits: 64, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2148 { .RegsBegin: ACC64, .RegSet: ACC64Bits, .NameIdx: 47, .RegsSize: 1, .RegSetSize: sizeof(ACC64Bits), .ID: Mips::ACC64RegClassID, .RegSizeInBits: 64, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2149 { .RegsBegin: GP64, .RegSet: GP64Bits, .NameIdx: 63, .RegsSize: 1, .RegSetSize: sizeof(GP64Bits), .ID: Mips::GP64RegClassID, .RegSizeInBits: 64, .CopyCost: 1, .Allocatable: false, .BaseClass: false },
2150 { .RegsBegin: GPR64_with_sub_32_in_CPURAReg, .RegSet: GPR64_with_sub_32_in_CPURARegBits, .NameIdx: 630, .RegsSize: 1, .RegSetSize: sizeof(GPR64_with_sub_32_in_CPURARegBits), .ID: Mips::GPR64_with_sub_32_in_CPURARegRegClassID, .RegSizeInBits: 64, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2151 { .RegsBegin: GPR64_with_sub_32_in_GPR32ZERO, .RegSet: GPR64_with_sub_32_in_GPR32ZEROBits, .NameIdx: 172, .RegsSize: 1, .RegSetSize: sizeof(GPR64_with_sub_32_in_GPR32ZEROBits), .ID: Mips::GPR64_with_sub_32_in_GPR32ZERORegClassID, .RegSizeInBits: 64, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2152 { .RegsBegin: HI64, .RegSet: HI64Bits, .NameIdx: 53, .RegsSize: 1, .RegSetSize: sizeof(HI64Bits), .ID: Mips::HI64RegClassID, .RegSizeInBits: 64, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2153 { .RegsBegin: LO64, .RegSet: LO64Bits, .NameIdx: 58, .RegsSize: 1, .RegSetSize: sizeof(LO64Bits), .ID: Mips::LO64RegClassID, .RegSizeInBits: 64, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2154 { .RegsBegin: SP64, .RegSet: SP64Bits, .NameIdx: 68, .RegsSize: 1, .RegSetSize: sizeof(SP64Bits), .ID: Mips::SP64RegClassID, .RegSizeInBits: 64, .CopyCost: 1, .Allocatable: false, .BaseClass: false },
2155 { .RegsBegin: MSA128B, .RegSet: MSA128BBits, .NameIdx: 111, .RegsSize: 32, .RegSetSize: sizeof(MSA128BBits), .ID: Mips::MSA128BRegClassID, .RegSizeInBits: 128, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2156 { .RegsBegin: MSA128D, .RegSet: MSA128DBits, .NameIdx: 145, .RegsSize: 32, .RegSetSize: sizeof(MSA128DBits), .ID: Mips::MSA128DRegClassID, .RegSizeInBits: 128, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2157 { .RegsBegin: MSA128H, .RegSet: MSA128HBits, .NameIdx: 153, .RegsSize: 32, .RegSetSize: sizeof(MSA128HBits), .ID: Mips::MSA128HRegClassID, .RegSizeInBits: 128, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2158 { .RegsBegin: MSA128W, .RegSet: MSA128WBits, .NameIdx: 450, .RegsSize: 32, .RegSetSize: sizeof(MSA128WBits), .ID: Mips::MSA128WRegClassID, .RegSizeInBits: 128, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2159 { .RegsBegin: MSA128WEvens, .RegSet: MSA128WEvensBits, .NameIdx: 909, .RegsSize: 16, .RegSetSize: sizeof(MSA128WEvensBits), .ID: Mips::MSA128WEvensRegClassID, .RegSizeInBits: 128, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2160 { .RegsBegin: ACC128, .RegSet: ACC128Bits, .NameIdx: 104, .RegsSize: 1, .RegSetSize: sizeof(ACC128Bits), .ID: Mips::ACC128RegClassID, .RegSizeInBits: 128, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2161};
2162
2163// Mips Dwarf<->LLVM register mappings.
2164extern const MCRegisterInfo::DwarfLLVMRegPair MipsDwarfFlavour0Dwarf2L[] = {
2165 { .FromReg: 0U, .ToReg: Mips::ZERO_64 },
2166 { .FromReg: 1U, .ToReg: Mips::AT_64 },
2167 { .FromReg: 2U, .ToReg: Mips::V0_64 },
2168 { .FromReg: 3U, .ToReg: Mips::V1_64 },
2169 { .FromReg: 4U, .ToReg: Mips::A0_64 },
2170 { .FromReg: 5U, .ToReg: Mips::A1_64 },
2171 { .FromReg: 6U, .ToReg: Mips::A2_64 },
2172 { .FromReg: 7U, .ToReg: Mips::A3_64 },
2173 { .FromReg: 8U, .ToReg: Mips::T0_64 },
2174 { .FromReg: 9U, .ToReg: Mips::T1_64 },
2175 { .FromReg: 10U, .ToReg: Mips::T2_64 },
2176 { .FromReg: 11U, .ToReg: Mips::T3_64 },
2177 { .FromReg: 12U, .ToReg: Mips::T4_64 },
2178 { .FromReg: 13U, .ToReg: Mips::T5_64 },
2179 { .FromReg: 14U, .ToReg: Mips::T6_64 },
2180 { .FromReg: 15U, .ToReg: Mips::T7_64 },
2181 { .FromReg: 16U, .ToReg: Mips::S0_64 },
2182 { .FromReg: 17U, .ToReg: Mips::S1_64 },
2183 { .FromReg: 18U, .ToReg: Mips::S2_64 },
2184 { .FromReg: 19U, .ToReg: Mips::S3_64 },
2185 { .FromReg: 20U, .ToReg: Mips::S4_64 },
2186 { .FromReg: 21U, .ToReg: Mips::S5_64 },
2187 { .FromReg: 22U, .ToReg: Mips::S6_64 },
2188 { .FromReg: 23U, .ToReg: Mips::S7_64 },
2189 { .FromReg: 24U, .ToReg: Mips::T8_64 },
2190 { .FromReg: 25U, .ToReg: Mips::T9_64 },
2191 { .FromReg: 26U, .ToReg: Mips::K0_64 },
2192 { .FromReg: 27U, .ToReg: Mips::K1_64 },
2193 { .FromReg: 28U, .ToReg: Mips::GP_64 },
2194 { .FromReg: 29U, .ToReg: Mips::SP_64 },
2195 { .FromReg: 30U, .ToReg: Mips::FP_64 },
2196 { .FromReg: 31U, .ToReg: Mips::RA_64 },
2197 { .FromReg: 32U, .ToReg: Mips::D0_64 },
2198 { .FromReg: 33U, .ToReg: Mips::D1_64 },
2199 { .FromReg: 34U, .ToReg: Mips::D2_64 },
2200 { .FromReg: 35U, .ToReg: Mips::D3_64 },
2201 { .FromReg: 36U, .ToReg: Mips::D4_64 },
2202 { .FromReg: 37U, .ToReg: Mips::D5_64 },
2203 { .FromReg: 38U, .ToReg: Mips::D6_64 },
2204 { .FromReg: 39U, .ToReg: Mips::D7_64 },
2205 { .FromReg: 40U, .ToReg: Mips::D8_64 },
2206 { .FromReg: 41U, .ToReg: Mips::D9_64 },
2207 { .FromReg: 42U, .ToReg: Mips::D10_64 },
2208 { .FromReg: 43U, .ToReg: Mips::D11_64 },
2209 { .FromReg: 44U, .ToReg: Mips::D12_64 },
2210 { .FromReg: 45U, .ToReg: Mips::D13_64 },
2211 { .FromReg: 46U, .ToReg: Mips::D14_64 },
2212 { .FromReg: 47U, .ToReg: Mips::D15_64 },
2213 { .FromReg: 48U, .ToReg: Mips::D16_64 },
2214 { .FromReg: 49U, .ToReg: Mips::D17_64 },
2215 { .FromReg: 50U, .ToReg: Mips::D18_64 },
2216 { .FromReg: 51U, .ToReg: Mips::D19_64 },
2217 { .FromReg: 52U, .ToReg: Mips::D20_64 },
2218 { .FromReg: 53U, .ToReg: Mips::D21_64 },
2219 { .FromReg: 54U, .ToReg: Mips::D22_64 },
2220 { .FromReg: 55U, .ToReg: Mips::D23_64 },
2221 { .FromReg: 56U, .ToReg: Mips::D24_64 },
2222 { .FromReg: 57U, .ToReg: Mips::D25_64 },
2223 { .FromReg: 58U, .ToReg: Mips::D26_64 },
2224 { .FromReg: 59U, .ToReg: Mips::D27_64 },
2225 { .FromReg: 60U, .ToReg: Mips::D28_64 },
2226 { .FromReg: 61U, .ToReg: Mips::D29_64 },
2227 { .FromReg: 62U, .ToReg: Mips::D30_64 },
2228 { .FromReg: 63U, .ToReg: Mips::D31_64 },
2229 { .FromReg: 64U, .ToReg: Mips::HI0 },
2230 { .FromReg: 65U, .ToReg: Mips::LO0 },
2231 { .FromReg: 176U, .ToReg: Mips::HI1 },
2232 { .FromReg: 177U, .ToReg: Mips::LO1 },
2233 { .FromReg: 178U, .ToReg: Mips::HI2 },
2234 { .FromReg: 179U, .ToReg: Mips::LO2 },
2235 { .FromReg: 180U, .ToReg: Mips::HI3 },
2236 { .FromReg: 181U, .ToReg: Mips::LO3 },
2237};
2238extern const unsigned MipsDwarfFlavour0Dwarf2LSize = std::size(MipsDwarfFlavour0Dwarf2L);
2239
2240extern const MCRegisterInfo::DwarfLLVMRegPair MipsEHFlavour0Dwarf2L[] = {
2241 { .FromReg: 0U, .ToReg: Mips::ZERO_64 },
2242 { .FromReg: 1U, .ToReg: Mips::AT_64 },
2243 { .FromReg: 2U, .ToReg: Mips::V0_64 },
2244 { .FromReg: 3U, .ToReg: Mips::V1_64 },
2245 { .FromReg: 4U, .ToReg: Mips::A0_64 },
2246 { .FromReg: 5U, .ToReg: Mips::A1_64 },
2247 { .FromReg: 6U, .ToReg: Mips::A2_64 },
2248 { .FromReg: 7U, .ToReg: Mips::A3_64 },
2249 { .FromReg: 8U, .ToReg: Mips::T0_64 },
2250 { .FromReg: 9U, .ToReg: Mips::T1_64 },
2251 { .FromReg: 10U, .ToReg: Mips::T2_64 },
2252 { .FromReg: 11U, .ToReg: Mips::T3_64 },
2253 { .FromReg: 12U, .ToReg: Mips::T4_64 },
2254 { .FromReg: 13U, .ToReg: Mips::T5_64 },
2255 { .FromReg: 14U, .ToReg: Mips::T6_64 },
2256 { .FromReg: 15U, .ToReg: Mips::T7_64 },
2257 { .FromReg: 16U, .ToReg: Mips::S0_64 },
2258 { .FromReg: 17U, .ToReg: Mips::S1_64 },
2259 { .FromReg: 18U, .ToReg: Mips::S2_64 },
2260 { .FromReg: 19U, .ToReg: Mips::S3_64 },
2261 { .FromReg: 20U, .ToReg: Mips::S4_64 },
2262 { .FromReg: 21U, .ToReg: Mips::S5_64 },
2263 { .FromReg: 22U, .ToReg: Mips::S6_64 },
2264 { .FromReg: 23U, .ToReg: Mips::S7_64 },
2265 { .FromReg: 24U, .ToReg: Mips::T8_64 },
2266 { .FromReg: 25U, .ToReg: Mips::T9_64 },
2267 { .FromReg: 26U, .ToReg: Mips::K0_64 },
2268 { .FromReg: 27U, .ToReg: Mips::K1_64 },
2269 { .FromReg: 28U, .ToReg: Mips::GP_64 },
2270 { .FromReg: 29U, .ToReg: Mips::SP_64 },
2271 { .FromReg: 30U, .ToReg: Mips::FP_64 },
2272 { .FromReg: 31U, .ToReg: Mips::RA_64 },
2273 { .FromReg: 32U, .ToReg: Mips::D0_64 },
2274 { .FromReg: 33U, .ToReg: Mips::D1_64 },
2275 { .FromReg: 34U, .ToReg: Mips::D2_64 },
2276 { .FromReg: 35U, .ToReg: Mips::D3_64 },
2277 { .FromReg: 36U, .ToReg: Mips::D4_64 },
2278 { .FromReg: 37U, .ToReg: Mips::D5_64 },
2279 { .FromReg: 38U, .ToReg: Mips::D6_64 },
2280 { .FromReg: 39U, .ToReg: Mips::D7_64 },
2281 { .FromReg: 40U, .ToReg: Mips::D8_64 },
2282 { .FromReg: 41U, .ToReg: Mips::D9_64 },
2283 { .FromReg: 42U, .ToReg: Mips::D10_64 },
2284 { .FromReg: 43U, .ToReg: Mips::D11_64 },
2285 { .FromReg: 44U, .ToReg: Mips::D12_64 },
2286 { .FromReg: 45U, .ToReg: Mips::D13_64 },
2287 { .FromReg: 46U, .ToReg: Mips::D14_64 },
2288 { .FromReg: 47U, .ToReg: Mips::D15_64 },
2289 { .FromReg: 48U, .ToReg: Mips::D16_64 },
2290 { .FromReg: 49U, .ToReg: Mips::D17_64 },
2291 { .FromReg: 50U, .ToReg: Mips::D18_64 },
2292 { .FromReg: 51U, .ToReg: Mips::D19_64 },
2293 { .FromReg: 52U, .ToReg: Mips::D20_64 },
2294 { .FromReg: 53U, .ToReg: Mips::D21_64 },
2295 { .FromReg: 54U, .ToReg: Mips::D22_64 },
2296 { .FromReg: 55U, .ToReg: Mips::D23_64 },
2297 { .FromReg: 56U, .ToReg: Mips::D24_64 },
2298 { .FromReg: 57U, .ToReg: Mips::D25_64 },
2299 { .FromReg: 58U, .ToReg: Mips::D26_64 },
2300 { .FromReg: 59U, .ToReg: Mips::D27_64 },
2301 { .FromReg: 60U, .ToReg: Mips::D28_64 },
2302 { .FromReg: 61U, .ToReg: Mips::D29_64 },
2303 { .FromReg: 62U, .ToReg: Mips::D30_64 },
2304 { .FromReg: 63U, .ToReg: Mips::D31_64 },
2305 { .FromReg: 64U, .ToReg: Mips::HI0 },
2306 { .FromReg: 65U, .ToReg: Mips::LO0 },
2307 { .FromReg: 176U, .ToReg: Mips::HI1 },
2308 { .FromReg: 177U, .ToReg: Mips::LO1 },
2309 { .FromReg: 178U, .ToReg: Mips::HI2 },
2310 { .FromReg: 179U, .ToReg: Mips::LO2 },
2311 { .FromReg: 180U, .ToReg: Mips::HI3 },
2312 { .FromReg: 181U, .ToReg: Mips::LO3 },
2313};
2314extern const unsigned MipsEHFlavour0Dwarf2LSize = std::size(MipsEHFlavour0Dwarf2L);
2315
2316extern const MCRegisterInfo::DwarfLLVMRegPair MipsDwarfFlavour0L2Dwarf[] = {
2317 { .FromReg: Mips::AT, .ToReg: 1U },
2318 { .FromReg: Mips::FP, .ToReg: 30U },
2319 { .FromReg: Mips::GP, .ToReg: 28U },
2320 { .FromReg: Mips::RA, .ToReg: 31U },
2321 { .FromReg: Mips::SP, .ToReg: 29U },
2322 { .FromReg: Mips::ZERO, .ToReg: 0U },
2323 { .FromReg: Mips::A0, .ToReg: 4U },
2324 { .FromReg: Mips::A1, .ToReg: 5U },
2325 { .FromReg: Mips::A2, .ToReg: 6U },
2326 { .FromReg: Mips::A3, .ToReg: 7U },
2327 { .FromReg: Mips::AT_64, .ToReg: 1U },
2328 { .FromReg: Mips::F0, .ToReg: 32U },
2329 { .FromReg: Mips::F1, .ToReg: 33U },
2330 { .FromReg: Mips::F2, .ToReg: 34U },
2331 { .FromReg: Mips::F3, .ToReg: 35U },
2332 { .FromReg: Mips::F4, .ToReg: 36U },
2333 { .FromReg: Mips::F5, .ToReg: 37U },
2334 { .FromReg: Mips::F6, .ToReg: 38U },
2335 { .FromReg: Mips::F7, .ToReg: 39U },
2336 { .FromReg: Mips::F8, .ToReg: 40U },
2337 { .FromReg: Mips::F9, .ToReg: 41U },
2338 { .FromReg: Mips::F10, .ToReg: 42U },
2339 { .FromReg: Mips::F11, .ToReg: 43U },
2340 { .FromReg: Mips::F12, .ToReg: 44U },
2341 { .FromReg: Mips::F13, .ToReg: 45U },
2342 { .FromReg: Mips::F14, .ToReg: 46U },
2343 { .FromReg: Mips::F15, .ToReg: 47U },
2344 { .FromReg: Mips::F16, .ToReg: 48U },
2345 { .FromReg: Mips::F17, .ToReg: 49U },
2346 { .FromReg: Mips::F18, .ToReg: 50U },
2347 { .FromReg: Mips::F19, .ToReg: 51U },
2348 { .FromReg: Mips::F20, .ToReg: 52U },
2349 { .FromReg: Mips::F21, .ToReg: 53U },
2350 { .FromReg: Mips::F22, .ToReg: 54U },
2351 { .FromReg: Mips::F23, .ToReg: 55U },
2352 { .FromReg: Mips::F24, .ToReg: 56U },
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2500 { .FromReg: Mips::S3_64, .ToReg: 19U },
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2505 { .FromReg: Mips::T0_64, .ToReg: 8U },
2506 { .FromReg: Mips::T1_64, .ToReg: 9U },
2507 { .FromReg: Mips::T2_64, .ToReg: 10U },
2508 { .FromReg: Mips::T3_64, .ToReg: 11U },
2509 { .FromReg: Mips::T4_64, .ToReg: 12U },
2510 { .FromReg: Mips::T5_64, .ToReg: 13U },
2511 { .FromReg: Mips::T6_64, .ToReg: 14U },
2512 { .FromReg: Mips::T7_64, .ToReg: 15U },
2513 { .FromReg: Mips::T8_64, .ToReg: 24U },
2514 { .FromReg: Mips::T9_64, .ToReg: 25U },
2515 { .FromReg: Mips::V0_64, .ToReg: 2U },
2516 { .FromReg: Mips::V1_64, .ToReg: 3U },
2517};
2518extern const unsigned MipsDwarfFlavour0L2DwarfSize = std::size(MipsDwarfFlavour0L2Dwarf);
2519
2520extern const MCRegisterInfo::DwarfLLVMRegPair MipsEHFlavour0L2Dwarf[] = {
2521 { .FromReg: Mips::AT, .ToReg: 1U },
2522 { .FromReg: Mips::FP, .ToReg: 30U },
2523 { .FromReg: Mips::GP, .ToReg: 28U },
2524 { .FromReg: Mips::RA, .ToReg: 31U },
2525 { .FromReg: Mips::SP, .ToReg: 29U },
2526 { .FromReg: Mips::ZERO, .ToReg: 0U },
2527 { .FromReg: Mips::A0, .ToReg: 4U },
2528 { .FromReg: Mips::A1, .ToReg: 5U },
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2530 { .FromReg: Mips::A3, .ToReg: 7U },
2531 { .FromReg: Mips::AT_64, .ToReg: 1U },
2532 { .FromReg: Mips::F0, .ToReg: 32U },
2533 { .FromReg: Mips::F1, .ToReg: 33U },
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2537 { .FromReg: Mips::F5, .ToReg: 37U },
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2540 { .FromReg: Mips::F8, .ToReg: 40U },
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2545 { .FromReg: Mips::F13, .ToReg: 45U },
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2563 { .FromReg: Mips::F31, .ToReg: 63U },
2564 { .FromReg: Mips::FP_64, .ToReg: 30U },
2565 { .FromReg: Mips::F_HI0, .ToReg: 32U },
2566 { .FromReg: Mips::F_HI1, .ToReg: 33U },
2567 { .FromReg: Mips::F_HI2, .ToReg: 34U },
2568 { .FromReg: Mips::F_HI3, .ToReg: 35U },
2569 { .FromReg: Mips::F_HI4, .ToReg: 36U },
2570 { .FromReg: Mips::F_HI5, .ToReg: 37U },
2571 { .FromReg: Mips::F_HI6, .ToReg: 38U },
2572 { .FromReg: Mips::F_HI7, .ToReg: 39U },
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2579 { .FromReg: Mips::F_HI14, .ToReg: 46U },
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2581 { .FromReg: Mips::F_HI16, .ToReg: 48U },
2582 { .FromReg: Mips::F_HI17, .ToReg: 49U },
2583 { .FromReg: Mips::F_HI18, .ToReg: 50U },
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2590 { .FromReg: Mips::F_HI25, .ToReg: 57U },
2591 { .FromReg: Mips::F_HI26, .ToReg: 58U },
2592 { .FromReg: Mips::F_HI27, .ToReg: 59U },
2593 { .FromReg: Mips::F_HI28, .ToReg: 60U },
2594 { .FromReg: Mips::F_HI29, .ToReg: 61U },
2595 { .FromReg: Mips::F_HI30, .ToReg: 62U },
2596 { .FromReg: Mips::F_HI31, .ToReg: 63U },
2597 { .FromReg: Mips::GP_64, .ToReg: 28U },
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2599 { .FromReg: Mips::HI1, .ToReg: 176U },
2600 { .FromReg: Mips::HI2, .ToReg: 178U },
2601 { .FromReg: Mips::HI3, .ToReg: 180U },
2602 { .FromReg: Mips::K0, .ToReg: 26U },
2603 { .FromReg: Mips::K1, .ToReg: 27U },
2604 { .FromReg: Mips::LO0, .ToReg: 65U },
2605 { .FromReg: Mips::LO1, .ToReg: 177U },
2606 { .FromReg: Mips::LO2, .ToReg: 179U },
2607 { .FromReg: Mips::LO3, .ToReg: 181U },
2608 { .FromReg: Mips::RA_64, .ToReg: 31U },
2609 { .FromReg: Mips::S0, .ToReg: 16U },
2610 { .FromReg: Mips::S1, .ToReg: 17U },
2611 { .FromReg: Mips::S2, .ToReg: 18U },
2612 { .FromReg: Mips::S3, .ToReg: 19U },
2613 { .FromReg: Mips::S4, .ToReg: 20U },
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2615 { .FromReg: Mips::S6, .ToReg: 22U },
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2619 { .FromReg: Mips::T1, .ToReg: 9U },
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2625 { .FromReg: Mips::T7, .ToReg: 15U },
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2627 { .FromReg: Mips::T9, .ToReg: 25U },
2628 { .FromReg: Mips::V0, .ToReg: 2U },
2629 { .FromReg: Mips::V1, .ToReg: 3U },
2630 { .FromReg: Mips::W0, .ToReg: 32U },
2631 { .FromReg: Mips::W1, .ToReg: 33U },
2632 { .FromReg: Mips::W2, .ToReg: 34U },
2633 { .FromReg: Mips::W3, .ToReg: 35U },
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2701 { .FromReg: Mips::S0_64, .ToReg: 16U },
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2703 { .FromReg: Mips::S2_64, .ToReg: 18U },
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2706 { .FromReg: Mips::S5_64, .ToReg: 21U },
2707 { .FromReg: Mips::S6_64, .ToReg: 22U },
2708 { .FromReg: Mips::S7_64, .ToReg: 23U },
2709 { .FromReg: Mips::T0_64, .ToReg: 8U },
2710 { .FromReg: Mips::T1_64, .ToReg: 9U },
2711 { .FromReg: Mips::T2_64, .ToReg: 10U },
2712 { .FromReg: Mips::T3_64, .ToReg: 11U },
2713 { .FromReg: Mips::T4_64, .ToReg: 12U },
2714 { .FromReg: Mips::T5_64, .ToReg: 13U },
2715 { .FromReg: Mips::T6_64, .ToReg: 14U },
2716 { .FromReg: Mips::T7_64, .ToReg: 15U },
2717 { .FromReg: Mips::T8_64, .ToReg: 24U },
2718 { .FromReg: Mips::T9_64, .ToReg: 25U },
2719 { .FromReg: Mips::V0_64, .ToReg: 2U },
2720 { .FromReg: Mips::V1_64, .ToReg: 3U },
2721};
2722extern const unsigned MipsEHFlavour0L2DwarfSize = std::size(MipsEHFlavour0L2Dwarf);
2723
2724extern const uint16_t MipsRegEncodingTable[] = {
2725 0,
2726 1,
2727 0,
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2729 0,
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2748 5,
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2751 0,
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2776 0,
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2781 5,
2782 6,
2783 7,
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3146 0,
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3152 21,
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3157 10,
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3162 15,
3163 24,
3164 25,
3165 2,
3166 3,
3167};
3168static inline void InitMipsMCRegisterInfo(MCRegisterInfo *RI, unsigned RA, unsigned DwarfFlavour = 0, unsigned EHFlavour = 0, unsigned PC = 0) {
3169 RI->InitMCRegisterInfo(D: MipsRegDesc, NR: 442, RA, PC, C: MipsMCRegisterClasses, NC: 71, RURoots: MipsRegUnitRoots, NRU: 321, DL: MipsRegDiffLists, RUMS: MipsLaneMaskLists, Strings: MipsRegStrings, ClassStrings: MipsRegClassStrings, SubIndices: MipsSubRegIdxLists, NumIndices: 12,
3170RET: MipsRegEncodingTable);
3171
3172 switch (DwarfFlavour) {
3173 default:
3174 llvm_unreachable("Unknown DWARF flavour");
3175 case 0:
3176 RI->mapDwarfRegsToLLVMRegs(Map: MipsDwarfFlavour0Dwarf2L, Size: MipsDwarfFlavour0Dwarf2LSize, isEH: false);
3177 break;
3178 }
3179 switch (EHFlavour) {
3180 default:
3181 llvm_unreachable("Unknown DWARF flavour");
3182 case 0:
3183 RI->mapDwarfRegsToLLVMRegs(Map: MipsEHFlavour0Dwarf2L, Size: MipsEHFlavour0Dwarf2LSize, isEH: true);
3184 break;
3185 }
3186 switch (DwarfFlavour) {
3187 default:
3188 llvm_unreachable("Unknown DWARF flavour");
3189 case 0:
3190 RI->mapLLVMRegsToDwarfRegs(Map: MipsDwarfFlavour0L2Dwarf, Size: MipsDwarfFlavour0L2DwarfSize, isEH: false);
3191 break;
3192 }
3193 switch (EHFlavour) {
3194 default:
3195 llvm_unreachable("Unknown DWARF flavour");
3196 case 0:
3197 RI->mapLLVMRegsToDwarfRegs(Map: MipsEHFlavour0L2Dwarf, Size: MipsEHFlavour0L2DwarfSize, isEH: true);
3198 break;
3199 }
3200}
3201
3202} // end namespace llvm
3203
3204