1/*===- TableGen'erated file -------------------------------------*- C++ -*-===*\
2|* *|
3|* MC Register Information *|
4|* *|
5|* Automatically generated file, do not edit! *|
6|* *|
7\*===----------------------------------------------------------------------===*/
8
9namespace llvm {
10
11extern const int16_t MipsRegDiffLists[] = {
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13 /* 2 */ -358, 0,
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79
80extern const LaneBitmask MipsLaneMaskLists[] = {
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86
87extern const uint16_t MipsSubRegIdxLists[] = {
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93
94
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538#ifdef __GNUC__
539#pragma GCC diagnostic pop
540#endif
541
542extern const MCRegisterDesc MipsRegDesc[] = { // Descriptors
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985};
986
987extern const MCPhysReg MipsRegUnitRoots[][2] = {
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989 { Mips::DSPCCond },
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993 { Mips::DSPOutFlag20 },
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995 { Mips::DSPOutFlag22 },
996 { Mips::DSPOutFlag23 },
997 { Mips::DSPPos },
998 { Mips::DSPSCount },
999 { Mips::FP },
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1003 { Mips::MSAIR },
1004 { Mips::MSAMap },
1005 { Mips::MSAModify },
1006 { Mips::MSARequest },
1007 { Mips::MSASave },
1008 { Mips::MSAUnmap },
1009 { Mips::PC },
1010 { Mips::RA },
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1012 { Mips::ZERO },
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1020 { Mips::HI1 },
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1047 { Mips::COP32 },
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1190 { Mips::FCR29 },
1191 { Mips::FCR30 },
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1193 { Mips::F_HI0 },
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1302 { Mips::T5 },
1303 { Mips::T6 },
1304 { Mips::T7 },
1305 { Mips::T8 },
1306 { Mips::T9 },
1307 { Mips::V0 },
1308 { Mips::V1 },
1309};
1310
1311namespace {
1312
1313// Register classes...
1314 // MSA128F16 Register Class...
1315 const MCPhysReg MSA128F16[] = {
1316 Mips::W0, Mips::W1, Mips::W2, Mips::W3, Mips::W4, Mips::W5, Mips::W6, Mips::W7, Mips::W8, Mips::W9, Mips::W10, Mips::W11, Mips::W12, Mips::W13, Mips::W14, Mips::W15, Mips::W16, Mips::W17, Mips::W18, Mips::W19, Mips::W20, Mips::W21, Mips::W22, Mips::W23, Mips::W24, Mips::W25, Mips::W26, Mips::W27, Mips::W28, Mips::W29, Mips::W30, Mips::W31,
1317 };
1318
1319 // MSA128F16 Bit set.
1320 const uint8_t MSA128F16Bits[] = {
1321 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf8, 0xff, 0xff, 0xff, 0x07,
1322 };
1323
1324 // CCR Register Class...
1325 const MCPhysReg CCR[] = {
1326 Mips::FCR0, Mips::FCR1, Mips::FCR2, Mips::FCR3, Mips::FCR4, Mips::FCR5, Mips::FCR6, Mips::FCR7, Mips::FCR8, Mips::FCR9, Mips::FCR10, Mips::FCR11, Mips::FCR12, Mips::FCR13, Mips::FCR14, Mips::FCR15, Mips::FCR16, Mips::FCR17, Mips::FCR18, Mips::FCR19, Mips::FCR20, Mips::FCR21, Mips::FCR22, Mips::FCR23, Mips::FCR24, Mips::FCR25, Mips::FCR26, Mips::FCR27, Mips::FCR28, Mips::FCR29, Mips::FCR30, Mips::FCR31,
1327 };
1328
1329 // CCR Bit set.
1330 const uint8_t CCRBits[] = {
1331 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf8, 0xff, 0xff, 0xff, 0x07,
1332 };
1333
1334 // COP0 Register Class...
1335 const MCPhysReg COP0[] = {
1336 Mips::COP00, Mips::COP01, Mips::COP02, Mips::COP03, Mips::COP04, Mips::COP05, Mips::COP06, Mips::COP07, Mips::COP08, Mips::COP09, Mips::COP010, Mips::COP011, Mips::COP012, Mips::COP013, Mips::COP014, Mips::COP015, Mips::COP016, Mips::COP017, Mips::COP018, Mips::COP019, Mips::COP020, Mips::COP021, Mips::COP022, Mips::COP023, Mips::COP024, Mips::COP025, Mips::COP026, Mips::COP027, Mips::COP028, Mips::COP029, Mips::COP030, Mips::COP031,
1337 };
1338
1339 // COP0 Bit set.
1340 const uint8_t COP0Bits[] = {
1341 0x00, 0x00, 0x00, 0x80, 0xff, 0x01, 0x00, 0xe0, 0xff, 0xff, 0x07,
1342 };
1343
1344 // COP2 Register Class...
1345 const MCPhysReg COP2[] = {
1346 Mips::COP20, Mips::COP21, Mips::COP22, Mips::COP23, Mips::COP24, Mips::COP25, Mips::COP26, Mips::COP27, Mips::COP28, Mips::COP29, Mips::COP210, Mips::COP211, Mips::COP212, Mips::COP213, Mips::COP214, Mips::COP215, Mips::COP216, Mips::COP217, Mips::COP218, Mips::COP219, Mips::COP220, Mips::COP221, Mips::COP222, Mips::COP223, Mips::COP224, Mips::COP225, Mips::COP226, Mips::COP227, Mips::COP228, Mips::COP229, Mips::COP230, Mips::COP231,
1347 };
1348
1349 // COP2 Bit set.
1350 const uint8_t COP2Bits[] = {
1351 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0x07, 0x00, 0x00, 0x00, 0xf8, 0xff, 0xff, 0x01,
1352 };
1353
1354 // COP3 Register Class...
1355 const MCPhysReg COP3[] = {
1356 Mips::COP30, Mips::COP31, Mips::COP32, Mips::COP33, Mips::COP34, Mips::COP35, Mips::COP36, Mips::COP37, Mips::COP38, Mips::COP39, Mips::COP310, Mips::COP311, Mips::COP312, Mips::COP313, Mips::COP314, Mips::COP315, Mips::COP316, Mips::COP317, Mips::COP318, Mips::COP319, Mips::COP320, Mips::COP321, Mips::COP322, Mips::COP323, Mips::COP324, Mips::COP325, Mips::COP326, Mips::COP327, Mips::COP328, Mips::COP329, Mips::COP330, Mips::COP331,
1357 };
1358
1359 // COP3 Bit set.
1360 const uint8_t COP3Bits[] = {
1361 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf8, 0x1f, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0xff, 0x7f,
1362 };
1363
1364 // DSPR Register Class...
1365 const MCPhysReg DSPR[] = {
1366 Mips::ZERO, Mips::AT, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3, Mips::T4, Mips::T5, Mips::T6, Mips::T7, Mips::S0, Mips::S1, Mips::S2, Mips::S3, Mips::S4, Mips::S5, Mips::S6, Mips::S7, Mips::T8, Mips::T9, Mips::K0, Mips::K1, Mips::GP, Mips::SP, Mips::FP, Mips::RA,
1367 };
1368
1369 // DSPR Bit set.
1370 const uint8_t DSPRBits[] = {
1371 0x02, 0x03, 0xf8, 0x03, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x06, 0x00, 0x00, 0x00, 0xc0, 0xbf, 0xff, 0x07,
1372 };
1373
1374 // FGR32 Register Class...
1375 const MCPhysReg FGR32[] = {
1376 Mips::F0, Mips::F1, Mips::F2, Mips::F3, Mips::F4, Mips::F5, Mips::F6, Mips::F7, Mips::F8, Mips::F9, Mips::F10, Mips::F11, Mips::F12, Mips::F13, Mips::F14, Mips::F15, Mips::F16, Mips::F17, Mips::F18, Mips::F19, Mips::F20, Mips::F21, Mips::F22, Mips::F23, Mips::F24, Mips::F25, Mips::F26, Mips::F27, Mips::F28, Mips::F29, Mips::F30, Mips::F31,
1377 };
1378
1379 // FGR32 Bit set.
1380 const uint8_t FGR32Bits[] = {
1381 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf8, 0xff, 0xff, 0xff, 0x07,
1382 };
1383
1384 // FGR32CC Register Class...
1385 const MCPhysReg FGR32CC[] = {
1386 Mips::F0, Mips::F1, Mips::F2, Mips::F3, Mips::F4, Mips::F5, Mips::F6, Mips::F7, Mips::F8, Mips::F9, Mips::F10, Mips::F11, Mips::F12, Mips::F13, Mips::F14, Mips::F15, Mips::F16, Mips::F17, Mips::F18, Mips::F19, Mips::F20, Mips::F21, Mips::F22, Mips::F23, Mips::F24, Mips::F25, Mips::F26, Mips::F27, Mips::F28, Mips::F29, Mips::F30, Mips::F31,
1387 };
1388
1389 // FGR32CC Bit set.
1390 const uint8_t FGR32CCBits[] = {
1391 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf8, 0xff, 0xff, 0xff, 0x07,
1392 };
1393
1394 // GPR32 Register Class...
1395 const MCPhysReg GPR32[] = {
1396 Mips::ZERO, Mips::AT, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3, Mips::T4, Mips::T5, Mips::T6, Mips::T7, Mips::S0, Mips::S1, Mips::S2, Mips::S3, Mips::S4, Mips::S5, Mips::S6, Mips::S7, Mips::T8, Mips::T9, Mips::K0, Mips::K1, Mips::GP, Mips::SP, Mips::FP, Mips::RA,
1397 };
1398
1399 // GPR32 Bit set.
1400 const uint8_t GPR32Bits[] = {
1401 0x02, 0x03, 0xf8, 0x03, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x06, 0x00, 0x00, 0x00, 0xc0, 0xbf, 0xff, 0x07,
1402 };
1403
1404 // HWRegs Register Class...
1405 const MCPhysReg HWRegs[] = {
1406 Mips::HWR0, Mips::HWR1, Mips::HWR2, Mips::HWR3, Mips::HWR4, Mips::HWR5, Mips::HWR6, Mips::HWR7, Mips::HWR8, Mips::HWR9, Mips::HWR10, Mips::HWR11, Mips::HWR12, Mips::HWR13, Mips::HWR14, Mips::HWR15, Mips::HWR16, Mips::HWR17, Mips::HWR18, Mips::HWR19, Mips::HWR20, Mips::HWR21, Mips::HWR22, Mips::HWR23, Mips::HWR24, Mips::HWR25, Mips::HWR26, Mips::HWR27, Mips::HWR28, Mips::HWR29, Mips::HWR30, Mips::HWR31,
1407 };
1408
1409 // HWRegs Bit set.
1410 const uint8_t HWRegsBits[] = {
1411 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0xff, 0xff, 0xff, 0x01,
1412 };
1413
1414 // MSACtrl Register Class...
1415 const MCPhysReg MSACtrl[] = {
1416 Mips::MSAIR, Mips::MSACSR, Mips::MSAAccess, Mips::MSASave, Mips::MSAModify, Mips::MSARequest, Mips::MSAMap, Mips::MSAUnmap, Mips::MSA8, Mips::MSA9, Mips::MSA10, Mips::MSA11, Mips::MSA12, Mips::MSA13, Mips::MSA14, Mips::MSA15, Mips::MSA16, Mips::MSA17, Mips::MSA18, Mips::MSA19, Mips::MSA20, Mips::MSA21, Mips::MSA22, Mips::MSA23, Mips::MSA24, Mips::MSA25, Mips::MSA26, Mips::MSA27, Mips::MSA28, Mips::MSA29, Mips::MSA30, Mips::MSA31,
1417 };
1418
1419 // MSACtrl Bit set.
1420 const uint8_t MSACtrlBits[] = {
1421 0x00, 0xfc, 0x03, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfc, 0xff, 0xff, 0x03,
1422 };
1423
1424 // GPR32NONZERO Register Class...
1425 const MCPhysReg GPR32NONZERO[] = {
1426 Mips::AT, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::T0, Mips::T1, Mips::T2, Mips::T3, Mips::T4, Mips::T5, Mips::T6, Mips::T7, Mips::S0, Mips::S1, Mips::S2, Mips::S3, Mips::S4, Mips::S5, Mips::S6, Mips::S7, Mips::T8, Mips::T9, Mips::K0, Mips::K1, Mips::GP, Mips::SP, Mips::FP, Mips::RA,
1427 };
1428
1429 // GPR32NONZERO Bit set.
1430 const uint8_t GPR32NONZEROBits[] = {
1431 0x02, 0x03, 0xd8, 0x03, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x06, 0x00, 0x00, 0x00, 0xc0, 0xbf, 0xff, 0x07,
1432 };
1433
1434 // CPU16RegsPlusSP Register Class...
1435 const MCPhysReg CPU16RegsPlusSP[] = {
1436 Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::S0, Mips::S1, Mips::SP,
1437 };
1438
1439 // CPU16RegsPlusSP Bit set.
1440 const uint8_t CPU16RegsPlusSPBits[] = {
1441 0x00, 0x00, 0xd0, 0x03, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0x00, 0x00, 0x06,
1442 };
1443
1444 // CPU16Regs Register Class...
1445 const MCPhysReg CPU16Regs[] = {
1446 Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3, Mips::S0, Mips::S1,
1447 };
1448
1449 // CPU16Regs Bit set.
1450 const uint8_t CPU16RegsBits[] = {
1451 0x00, 0x00, 0xc0, 0x03, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0x00, 0x00, 0x06,
1452 };
1453
1454 // FCC Register Class...
1455 const MCPhysReg FCC[] = {
1456 Mips::FCC0, Mips::FCC1, Mips::FCC2, Mips::FCC3, Mips::FCC4, Mips::FCC5, Mips::FCC6, Mips::FCC7,
1457 };
1458
1459 // FCC Bit set.
1460 const uint8_t FCCBits[] = {
1461 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf8, 0x07,
1462 };
1463
1464 // GPRMM16 Register Class...
1465 const MCPhysReg GPRMM16[] = {
1466 Mips::S0, Mips::S1, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3,
1467 };
1468
1469 // GPRMM16 Bit set.
1470 const uint8_t GPRMM16Bits[] = {
1471 0x00, 0x00, 0xc0, 0x03, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0x00, 0x00, 0x06,
1472 };
1473
1474 // GPRMM16MoveP Register Class...
1475 const MCPhysReg GPRMM16MoveP[] = {
1476 Mips::ZERO, Mips::S1, Mips::V0, Mips::V1, Mips::S0, Mips::S2, Mips::S3, Mips::S4,
1477 };
1478
1479 // GPRMM16MoveP Bit set.
1480 const uint8_t GPRMM16MovePBits[] = {
1481 0x00, 0x00, 0x20, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0x07, 0x00, 0x06,
1482 };
1483
1484 // GPRMM16Zero Register Class...
1485 const MCPhysReg GPRMM16Zero[] = {
1486 Mips::ZERO, Mips::S1, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3,
1487 };
1488
1489 // GPRMM16Zero Bit set.
1490 const uint8_t GPRMM16ZeroBits[] = {
1491 0x00, 0x00, 0xe0, 0x03, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x80, 0x00, 0x00, 0x06,
1492 };
1493
1494 // CPU16Regs_and_GPRMM16Zero Register Class...
1495 const MCPhysReg CPU16Regs_and_GPRMM16Zero[] = {
1496 Mips::S1, Mips::V0, Mips::V1, Mips::A0, Mips::A1, Mips::A2, Mips::A3,
1497 };
1498
1499 // CPU16Regs_and_GPRMM16Zero Bit set.
1500 const uint8_t CPU16Regs_and_GPRMM16ZeroBits[] = {
1501 0x00, 0x00, 0xc0, 0x03, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x80, 0x00, 0x00, 0x06,
1502 };
1503
1504 // GPR32NONZERO_and_GPRMM16MoveP Register Class...
1505 const MCPhysReg GPR32NONZERO_and_GPRMM16MoveP[] = {
1506 Mips::S1, Mips::V0, Mips::V1, Mips::S0, Mips::S2, Mips::S3, Mips::S4,
1507 };
1508
1509 // GPR32NONZERO_and_GPRMM16MoveP Bit set.
1510 const uint8_t GPR32NONZERO_and_GPRMM16MovePBits[] = {
1511 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0x07, 0x00, 0x06,
1512 };
1513
1514 // GPRMM16MovePPairSecond Register Class...
1515 const MCPhysReg GPRMM16MovePPairSecond[] = {
1516 Mips::A1, Mips::A2, Mips::A3, Mips::S5, Mips::S6,
1517 };
1518
1519 // GPRMM16MovePPairSecond Bit set.
1520 const uint8_t GPRMM16MovePPairSecondBits[] = {
1521 0x00, 0x00, 0x80, 0x03, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x18,
1522 };
1523
1524 // CPU16Regs_and_GPRMM16MoveP Register Class...
1525 const MCPhysReg CPU16Regs_and_GPRMM16MoveP[] = {
1526 Mips::S1, Mips::V0, Mips::V1, Mips::S0,
1527 };
1528
1529 // CPU16Regs_and_GPRMM16MoveP Bit set.
1530 const uint8_t CPU16Regs_and_GPRMM16MovePBits[] = {
1531 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0x00, 0x00, 0x06,
1532 };
1533
1534 // GPRMM16MoveP_and_GPRMM16Zero Register Class...
1535 const MCPhysReg GPRMM16MoveP_and_GPRMM16Zero[] = {
1536 Mips::ZERO, Mips::S1, Mips::V0, Mips::V1,
1537 };
1538
1539 // GPRMM16MoveP_and_GPRMM16Zero Bit set.
1540 const uint8_t GPRMM16MoveP_and_GPRMM16ZeroBits[] = {
1541 0x00, 0x00, 0x20, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x80, 0x00, 0x00, 0x06,
1542 };
1543
1544 // HI32DSP Register Class...
1545 const MCPhysReg HI32DSP[] = {
1546 Mips::HI0, Mips::HI1, Mips::HI2, Mips::HI3,
1547 };
1548
1549 // HI32DSP Bit set.
1550 const uint8_t HI32DSPBits[] = {
1551 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xe0, 0x01,
1552 };
1553
1554 // LO32DSP Register Class...
1555 const MCPhysReg LO32DSP[] = {
1556 Mips::LO0, Mips::LO1, Mips::LO2, Mips::LO3,
1557 };
1558
1559 // LO32DSP Bit set.
1560 const uint8_t LO32DSPBits[] = {
1561 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x78,
1562 };
1563
1564 // CPU16Regs_and_GPRMM16MovePPairSecond Register Class...
1565 const MCPhysReg CPU16Regs_and_GPRMM16MovePPairSecond[] = {
1566 Mips::A1, Mips::A2, Mips::A3,
1567 };
1568
1569 // CPU16Regs_and_GPRMM16MovePPairSecond Bit set.
1570 const uint8_t CPU16Regs_and_GPRMM16MovePPairSecondBits[] = {
1571 0x00, 0x00, 0x80, 0x03,
1572 };
1573
1574 // GPRMM16MovePPairFirst Register Class...
1575 const MCPhysReg GPRMM16MovePPairFirst[] = {
1576 Mips::A0, Mips::A1, Mips::A2,
1577 };
1578
1579 // GPRMM16MovePPairFirst Bit set.
1580 const uint8_t GPRMM16MovePPairFirstBits[] = {
1581 0x00, 0x00, 0xc0, 0x01,
1582 };
1583
1584 // GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero Register Class...
1585 const MCPhysReg GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero[] = {
1586 Mips::S1, Mips::V0, Mips::V1,
1587 };
1588
1589 // GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero Bit set.
1590 const uint8_t GPRMM16MoveP_and_CPU16Regs_and_GPRMM16ZeroBits[] = {
1591 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x80, 0x00, 0x00, 0x06,
1592 };
1593
1594 // GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond Register Class...
1595 const MCPhysReg GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond[] = {
1596 Mips::A1, Mips::A2,
1597 };
1598
1599 // GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond Bit set.
1600 const uint8_t GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecondBits[] = {
1601 0x00, 0x00, 0x80, 0x01,
1602 };
1603
1604 // CPURAReg Register Class...
1605 const MCPhysReg CPURAReg[] = {
1606 Mips::RA,
1607 };
1608
1609 // CPURAReg Bit set.
1610 const uint8_t CPURARegBits[] = {
1611 0x00, 0x00, 0x08,
1612 };
1613
1614 // CPUSPReg Register Class...
1615 const MCPhysReg CPUSPReg[] = {
1616 Mips::SP,
1617 };
1618
1619 // CPUSPReg Bit set.
1620 const uint8_t CPUSPRegBits[] = {
1621 0x00, 0x00, 0x10,
1622 };
1623
1624 // DSPCC Register Class...
1625 const MCPhysReg DSPCC[] = {
1626 Mips::DSPCCond,
1627 };
1628
1629 // DSPCC Bit set.
1630 const uint8_t DSPCCBits[] = {
1631 0x04,
1632 };
1633
1634 // GP32 Register Class...
1635 const MCPhysReg GP32[] = {
1636 Mips::GP,
1637 };
1638
1639 // GP32 Bit set.
1640 const uint8_t GP32Bits[] = {
1641 0x00, 0x02,
1642 };
1643
1644 // GPR32ZERO Register Class...
1645 const MCPhysReg GPR32ZERO[] = {
1646 Mips::ZERO,
1647 };
1648
1649 // GPR32ZERO Bit set.
1650 const uint8_t GPR32ZEROBits[] = {
1651 0x00, 0x00, 0x20,
1652 };
1653
1654 // HI32 Register Class...
1655 const MCPhysReg HI32[] = {
1656 Mips::HI0,
1657 };
1658
1659 // HI32 Bit set.
1660 const uint8_t HI32Bits[] = {
1661 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x20,
1662 };
1663
1664 // LO32 Register Class...
1665 const MCPhysReg LO32[] = {
1666 Mips::LO0,
1667 };
1668
1669 // LO32 Bit set.
1670 const uint8_t LO32Bits[] = {
1671 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x08,
1672 };
1673
1674 // SP32 Register Class...
1675 const MCPhysReg SP32[] = {
1676 Mips::SP,
1677 };
1678
1679 // SP32 Bit set.
1680 const uint8_t SP32Bits[] = {
1681 0x00, 0x00, 0x10,
1682 };
1683
1684 // FGR64CC Register Class...
1685 const MCPhysReg FGR64CC[] = {
1686 Mips::D0_64, Mips::D1_64, Mips::D2_64, Mips::D3_64, Mips::D4_64, Mips::D5_64, Mips::D6_64, Mips::D7_64, Mips::D8_64, Mips::D9_64, Mips::D10_64, Mips::D11_64, Mips::D12_64, Mips::D13_64, Mips::D14_64, Mips::D15_64, Mips::D16_64, Mips::D17_64, Mips::D18_64, Mips::D19_64, Mips::D20_64, Mips::D21_64, Mips::D22_64, Mips::D23_64, Mips::D24_64, Mips::D25_64, Mips::D26_64, Mips::D27_64, Mips::D28_64, Mips::D29_64, Mips::D30_64, Mips::D31_64,
1687 };
1688
1689 // FGR64CC Bit set.
1690 const uint8_t FGR64CCBits[] = {
1691 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0xff, 0xff, 0xff, 0x01,
1692 };
1693
1694 // FGR64 Register Class...
1695 const MCPhysReg FGR64[] = {
1696 Mips::D0_64, Mips::D1_64, Mips::D2_64, Mips::D3_64, Mips::D4_64, Mips::D5_64, Mips::D6_64, Mips::D7_64, Mips::D8_64, Mips::D9_64, Mips::D10_64, Mips::D11_64, Mips::D12_64, Mips::D13_64, Mips::D14_64, Mips::D15_64, Mips::D16_64, Mips::D17_64, Mips::D18_64, Mips::D19_64, Mips::D20_64, Mips::D21_64, Mips::D22_64, Mips::D23_64, Mips::D24_64, Mips::D25_64, Mips::D26_64, Mips::D27_64, Mips::D28_64, Mips::D29_64, Mips::D30_64, Mips::D31_64,
1697 };
1698
1699 // FGR64 Bit set.
1700 const uint8_t FGR64Bits[] = {
1701 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xfe, 0xff, 0xff, 0xff, 0x01,
1702 };
1703
1704 // GPR64 Register Class...
1705 const MCPhysReg GPR64[] = {
1706 Mips::ZERO_64, Mips::AT_64, Mips::V0_64, Mips::V1_64, Mips::A0_64, Mips::A1_64, Mips::A2_64, Mips::A3_64, Mips::T0_64, Mips::T1_64, Mips::T2_64, Mips::T3_64, Mips::T4_64, Mips::T5_64, Mips::T6_64, Mips::T7_64, Mips::S0_64, Mips::S1_64, Mips::S2_64, Mips::S3_64, Mips::S4_64, Mips::S5_64, Mips::S6_64, Mips::S7_64, Mips::T8_64, Mips::T9_64, Mips::K0_64, Mips::K1_64, Mips::GP_64, Mips::SP_64, Mips::FP_64, Mips::RA_64,
1707 };
1708
1709 // GPR64 Bit set.
1710 const uint8_t GPR64Bits[] = {
1711 0x00, 0x00, 0x00, 0x40, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x08, 0x00, 0x00, 0x00, 0x10, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x20, 0x40, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf8, 0x00, 0x00, 0x00, 0x00, 0xd8, 0xff, 0xff, 0x03,
1712 };
1713
1714 // GPR64_with_sub_32_in_GPR32NONZERO Register Class...
1715 const MCPhysReg GPR64_with_sub_32_in_GPR32NONZERO[] = {
1716 Mips::AT_64, Mips::V0_64, Mips::V1_64, Mips::A0_64, Mips::A1_64, Mips::A2_64, Mips::A3_64, Mips::T0_64, Mips::T1_64, Mips::T2_64, Mips::T3_64, Mips::T4_64, Mips::T5_64, Mips::T6_64, Mips::T7_64, Mips::S0_64, Mips::S1_64, Mips::S2_64, Mips::S3_64, Mips::S4_64, Mips::S5_64, Mips::S6_64, Mips::S7_64, Mips::T8_64, Mips::T9_64, Mips::K0_64, Mips::K1_64, Mips::GP_64, Mips::SP_64, Mips::FP_64, Mips::RA_64,
1717 };
1718
1719 // GPR64_with_sub_32_in_GPR32NONZERO Bit set.
1720 const uint8_t GPR64_with_sub_32_in_GPR32NONZEROBits[] = {
1721 0x00, 0x00, 0x00, 0x40, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x08, 0x00, 0x00, 0x00, 0x10, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x20, 0x40, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf0, 0x00, 0x00, 0x00, 0x00, 0xd8, 0xff, 0xff, 0x03,
1722 };
1723
1724 // AFGR64 Register Class...
1725 const MCPhysReg AFGR64[] = {
1726 Mips::D0, Mips::D1, Mips::D2, Mips::D3, Mips::D4, Mips::D5, Mips::D6, Mips::D7, Mips::D8, Mips::D9, Mips::D10, Mips::D11, Mips::D12, Mips::D13, Mips::D14, Mips::D15,
1727 };
1728
1729 // AFGR64 Bit set.
1730 const uint8_t AFGR64Bits[] = {
1731 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x80, 0xff, 0x7f,
1732 };
1733
1734 // GPR64_with_sub_32_in_CPU16RegsPlusSP Register Class...
1735 const MCPhysReg GPR64_with_sub_32_in_CPU16RegsPlusSP[] = {
1736 Mips::V0_64, Mips::V1_64, Mips::A0_64, Mips::A1_64, Mips::A2_64, Mips::A3_64, Mips::S0_64, Mips::S1_64, Mips::SP_64,
1737 };
1738
1739 // GPR64_with_sub_32_in_CPU16RegsPlusSP Bit set.
1740 const uint8_t GPR64_with_sub_32_in_CPU16RegsPlusSPBits[] = {
1741 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x40, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf0, 0x00, 0x00, 0x00, 0x00, 0xc0, 0x00, 0x00, 0x03,
1742 };
1743
1744 // GPR64_with_sub_32_in_CPU16Regs Register Class...
1745 const MCPhysReg GPR64_with_sub_32_in_CPU16Regs[] = {
1746 Mips::V0_64, Mips::V1_64, Mips::A0_64, Mips::A1_64, Mips::A2_64, Mips::A3_64, Mips::S0_64, Mips::S1_64,
1747 };
1748
1749 // GPR64_with_sub_32_in_CPU16Regs Bit set.
1750 const uint8_t GPR64_with_sub_32_in_CPU16RegsBits[] = {
1751 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf0, 0x00, 0x00, 0x00, 0x00, 0xc0, 0x00, 0x00, 0x03,
1752 };
1753
1754 // GPR64_with_sub_32_in_GPRMM16MoveP Register Class...
1755 const MCPhysReg GPR64_with_sub_32_in_GPRMM16MoveP[] = {
1756 Mips::ZERO_64, Mips::V0_64, Mips::V1_64, Mips::S0_64, Mips::S1_64, Mips::S2_64, Mips::S3_64, Mips::S4_64,
1757 };
1758
1759 // GPR64_with_sub_32_in_GPRMM16MoveP Bit set.
1760 const uint8_t GPR64_with_sub_32_in_GPRMM16MovePBits[] = {
1761 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x08, 0x00, 0x00, 0x00, 0x00, 0xc0, 0x07, 0x00, 0x03,
1762 };
1763
1764 // GPR64_with_sub_32_in_GPRMM16Zero Register Class...
1765 const MCPhysReg GPR64_with_sub_32_in_GPRMM16Zero[] = {
1766 Mips::ZERO_64, Mips::V0_64, Mips::V1_64, Mips::A0_64, Mips::A1_64, Mips::A2_64, Mips::A3_64, Mips::S1_64,
1767 };
1768
1769 // GPR64_with_sub_32_in_GPRMM16Zero Bit set.
1770 const uint8_t GPR64_with_sub_32_in_GPRMM16ZeroBits[] = {
1771 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf8, 0x00, 0x00, 0x00, 0x00, 0x80, 0x00, 0x00, 0x03,
1772 };
1773
1774 // GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16Zero Register Class...
1775 const MCPhysReg GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16Zero[] = {
1776 Mips::V0_64, Mips::V1_64, Mips::A0_64, Mips::A1_64, Mips::A2_64, Mips::A3_64, Mips::S1_64,
1777 };
1778
1779 // GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16Zero Bit set.
1780 const uint8_t GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16ZeroBits[] = {
1781 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf0, 0x00, 0x00, 0x00, 0x00, 0x80, 0x00, 0x00, 0x03,
1782 };
1783
1784 // GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MoveP Register Class...
1785 const MCPhysReg GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MoveP[] = {
1786 Mips::V0_64, Mips::V1_64, Mips::S0_64, Mips::S1_64, Mips::S2_64, Mips::S3_64, Mips::S4_64,
1787 };
1788
1789 // GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MoveP Bit set.
1790 const uint8_t GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MovePBits[] = {
1791 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0x07, 0x00, 0x03,
1792 };
1793
1794 // GPR64_with_sub_32_in_GPRMM16MovePPairSecond Register Class...
1795 const MCPhysReg GPR64_with_sub_32_in_GPRMM16MovePPairSecond[] = {
1796 Mips::A1_64, Mips::A2_64, Mips::A3_64, Mips::S5_64, Mips::S6_64,
1797 };
1798
1799 // GPR64_with_sub_32_in_GPRMM16MovePPairSecond Bit set.
1800 const uint8_t GPR64_with_sub_32_in_GPRMM16MovePPairSecondBits[] = {
1801 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xe0, 0x00, 0x00, 0x00, 0x00, 0x00, 0x18,
1802 };
1803
1804 // ACC64DSP Register Class...
1805 const MCPhysReg ACC64DSP[] = {
1806 Mips::AC0, Mips::AC1, Mips::AC2, Mips::AC3,
1807 };
1808
1809 // ACC64DSP Bit set.
1810 const uint8_t ACC64DSPBits[] = {
1811 0x00, 0x00, 0x00, 0x3c,
1812 };
1813
1814 // GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MoveP Register Class...
1815 const MCPhysReg GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MoveP[] = {
1816 Mips::V0_64, Mips::V1_64, Mips::S0_64, Mips::S1_64,
1817 };
1818
1819 // GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MoveP Bit set.
1820 const uint8_t GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePBits[] = {
1821 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xc0, 0x00, 0x00, 0x03,
1822 };
1823
1824 // GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16Zero Register Class...
1825 const MCPhysReg GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16Zero[] = {
1826 Mips::ZERO_64, Mips::V0_64, Mips::V1_64, Mips::S1_64,
1827 };
1828
1829 // GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16Zero Bit set.
1830 const uint8_t GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16ZeroBits[] = {
1831 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x08, 0x00, 0x00, 0x00, 0x00, 0x80, 0x00, 0x00, 0x03,
1832 };
1833
1834 // GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePPairSecond Register Class...
1835 const MCPhysReg GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePPairSecond[] = {
1836 Mips::A1_64, Mips::A2_64, Mips::A3_64,
1837 };
1838
1839 // GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePPairSecond Bit set.
1840 const uint8_t GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePPairSecondBits[] = {
1841 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xe0,
1842 };
1843
1844 // GPR64_with_sub_32_in_GPRMM16MovePPairFirst Register Class...
1845 const MCPhysReg GPR64_with_sub_32_in_GPRMM16MovePPairFirst[] = {
1846 Mips::A0_64, Mips::A1_64, Mips::A2_64,
1847 };
1848
1849 // GPR64_with_sub_32_in_GPRMM16MovePPairFirst Bit set.
1850 const uint8_t GPR64_with_sub_32_in_GPRMM16MovePPairFirstBits[] = {
1851 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x70,
1852 };
1853
1854 // GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero Register Class...
1855 const MCPhysReg GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero[] = {
1856 Mips::V0_64, Mips::V1_64, Mips::S1_64,
1857 };
1858
1859 // GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero Bit set.
1860 const uint8_t GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16ZeroBits[] = {
1861 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x80, 0x00, 0x00, 0x03,
1862 };
1863
1864 // OCTEON_MPL Register Class...
1865 const MCPhysReg OCTEON_MPL[] = {
1866 Mips::MPL0, Mips::MPL1, Mips::MPL2,
1867 };
1868
1869 // OCTEON_MPL Bit set.
1870 const uint8_t OCTEON_MPLBits[] = {
1871 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x80, 0x03,
1872 };
1873
1874 // OCTEON_P Register Class...
1875 const MCPhysReg OCTEON_P[] = {
1876 Mips::P0, Mips::P1, Mips::P2,
1877 };
1878
1879 // OCTEON_P Bit set.
1880 const uint8_t OCTEON_PBits[] = {
1881 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x1c,
1882 };
1883
1884 // GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond Register Class...
1885 const MCPhysReg GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond[] = {
1886 Mips::A1_64, Mips::A2_64,
1887 };
1888
1889 // GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond Bit set.
1890 const uint8_t GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecondBits[] = {
1891 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x60,
1892 };
1893
1894 // ACC64 Register Class...
1895 const MCPhysReg ACC64[] = {
1896 Mips::AC0,
1897 };
1898
1899 // ACC64 Bit set.
1900 const uint8_t ACC64Bits[] = {
1901 0x00, 0x00, 0x00, 0x04,
1902 };
1903
1904 // GP64 Register Class...
1905 const MCPhysReg GP64[] = {
1906 Mips::GP_64,
1907 };
1908
1909 // GP64 Bit set.
1910 const uint8_t GP64Bits[] = {
1911 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x10,
1912 };
1913
1914 // GPR64_with_sub_32_in_CPURAReg Register Class...
1915 const MCPhysReg GPR64_with_sub_32_in_CPURAReg[] = {
1916 Mips::RA_64,
1917 };
1918
1919 // GPR64_with_sub_32_in_CPURAReg Bit set.
1920 const uint8_t GPR64_with_sub_32_in_CPURARegBits[] = {
1921 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x20,
1922 };
1923
1924 // GPR64_with_sub_32_in_GPR32ZERO Register Class...
1925 const MCPhysReg GPR64_with_sub_32_in_GPR32ZERO[] = {
1926 Mips::ZERO_64,
1927 };
1928
1929 // GPR64_with_sub_32_in_GPR32ZERO Bit set.
1930 const uint8_t GPR64_with_sub_32_in_GPR32ZEROBits[] = {
1931 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x08,
1932 };
1933
1934 // HI64 Register Class...
1935 const MCPhysReg HI64[] = {
1936 Mips::HI0_64,
1937 };
1938
1939 // HI64 Bit set.
1940 const uint8_t HI64Bits[] = {
1941 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x04,
1942 };
1943
1944 // LO64 Register Class...
1945 const MCPhysReg LO64[] = {
1946 Mips::LO0_64,
1947 };
1948
1949 // LO64 Bit set.
1950 const uint8_t LO64Bits[] = {
1951 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x20,
1952 };
1953
1954 // SP64 Register Class...
1955 const MCPhysReg SP64[] = {
1956 Mips::SP_64,
1957 };
1958
1959 // SP64 Bit set.
1960 const uint8_t SP64Bits[] = {
1961 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x40,
1962 };
1963
1964 // MSA128B Register Class...
1965 const MCPhysReg MSA128B[] = {
1966 Mips::W0, Mips::W1, Mips::W2, Mips::W3, Mips::W4, Mips::W5, Mips::W6, Mips::W7, Mips::W8, Mips::W9, Mips::W10, Mips::W11, Mips::W12, Mips::W13, Mips::W14, Mips::W15, Mips::W16, Mips::W17, Mips::W18, Mips::W19, Mips::W20, Mips::W21, Mips::W22, Mips::W23, Mips::W24, Mips::W25, Mips::W26, Mips::W27, Mips::W28, Mips::W29, Mips::W30, Mips::W31,
1967 };
1968
1969 // MSA128B Bit set.
1970 const uint8_t MSA128BBits[] = {
1971 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf8, 0xff, 0xff, 0xff, 0x07,
1972 };
1973
1974 // MSA128D Register Class...
1975 const MCPhysReg MSA128D[] = {
1976 Mips::W0, Mips::W1, Mips::W2, Mips::W3, Mips::W4, Mips::W5, Mips::W6, Mips::W7, Mips::W8, Mips::W9, Mips::W10, Mips::W11, Mips::W12, Mips::W13, Mips::W14, Mips::W15, Mips::W16, Mips::W17, Mips::W18, Mips::W19, Mips::W20, Mips::W21, Mips::W22, Mips::W23, Mips::W24, Mips::W25, Mips::W26, Mips::W27, Mips::W28, Mips::W29, Mips::W30, Mips::W31,
1977 };
1978
1979 // MSA128D Bit set.
1980 const uint8_t MSA128DBits[] = {
1981 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf8, 0xff, 0xff, 0xff, 0x07,
1982 };
1983
1984 // MSA128H Register Class...
1985 const MCPhysReg MSA128H[] = {
1986 Mips::W0, Mips::W1, Mips::W2, Mips::W3, Mips::W4, Mips::W5, Mips::W6, Mips::W7, Mips::W8, Mips::W9, Mips::W10, Mips::W11, Mips::W12, Mips::W13, Mips::W14, Mips::W15, Mips::W16, Mips::W17, Mips::W18, Mips::W19, Mips::W20, Mips::W21, Mips::W22, Mips::W23, Mips::W24, Mips::W25, Mips::W26, Mips::W27, Mips::W28, Mips::W29, Mips::W30, Mips::W31,
1987 };
1988
1989 // MSA128H Bit set.
1990 const uint8_t MSA128HBits[] = {
1991 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf8, 0xff, 0xff, 0xff, 0x07,
1992 };
1993
1994 // MSA128W Register Class...
1995 const MCPhysReg MSA128W[] = {
1996 Mips::W0, Mips::W1, Mips::W2, Mips::W3, Mips::W4, Mips::W5, Mips::W6, Mips::W7, Mips::W8, Mips::W9, Mips::W10, Mips::W11, Mips::W12, Mips::W13, Mips::W14, Mips::W15, Mips::W16, Mips::W17, Mips::W18, Mips::W19, Mips::W20, Mips::W21, Mips::W22, Mips::W23, Mips::W24, Mips::W25, Mips::W26, Mips::W27, Mips::W28, Mips::W29, Mips::W30, Mips::W31,
1997 };
1998
1999 // MSA128W Bit set.
2000 const uint8_t MSA128WBits[] = {
2001 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf8, 0xff, 0xff, 0xff, 0x07,
2002 };
2003
2004 // MSA128WEvens Register Class...
2005 const MCPhysReg MSA128WEvens[] = {
2006 Mips::W0, Mips::W2, Mips::W4, Mips::W6, Mips::W8, Mips::W10, Mips::W12, Mips::W14, Mips::W16, Mips::W18, Mips::W20, Mips::W22, Mips::W24, Mips::W26, Mips::W28, Mips::W30,
2007 };
2008
2009 // MSA128WEvens Bit set.
2010 const uint8_t MSA128WEvensBits[] = {
2011 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xa8, 0xaa, 0xaa, 0xaa, 0x02,
2012 };
2013
2014 // ACC128 Register Class...
2015 const MCPhysReg ACC128[] = {
2016 Mips::AC0_64,
2017 };
2018
2019 // ACC128 Bit set.
2020 const uint8_t ACC128Bits[] = {
2021 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x01,
2022 };
2023
2024} // namespace
2025
2026#ifdef __GNUC__
2027#pragma GCC diagnostic push
2028#pragma GCC diagnostic ignored "-Woverlength-strings"
2029#endif
2030extern const char MipsRegClassStrings[] = {
2031 /* 0 */ "COP0\000"
2032 /* 5 */ "HI32\000"
2033 /* 10 */ "LO32\000"
2034 /* 15 */ "GP32\000"
2035 /* 20 */ "SP32\000"
2036 /* 25 */ "FGR32\000"
2037 /* 31 */ "GPR32\000"
2038 /* 37 */ "COP2\000"
2039 /* 42 */ "COP3\000"
2040 /* 47 */ "ACC64\000"
2041 /* 53 */ "HI64\000"
2042 /* 58 */ "LO64\000"
2043 /* 63 */ "GP64\000"
2044 /* 68 */ "SP64\000"
2045 /* 73 */ "AFGR64\000"
2046 /* 80 */ "GPR64\000"
2047 /* 86 */ "MSA128F16\000"
2048 /* 96 */ "GPRMM16\000"
2049 /* 104 */ "ACC128\000"
2050 /* 111 */ "MSA128B\000"
2051 /* 119 */ "FGR32CC\000"
2052 /* 127 */ "FGR64CC\000"
2053 /* 135 */ "FCC\000"
2054 /* 139 */ "DSPCC\000"
2055 /* 145 */ "MSA128D\000"
2056 /* 153 */ "MSA128H\000"
2057 /* 161 */ "OCTEON_MPL\000"
2058 /* 172 */ "GPR64_with_sub_32_in_GPR32ZERO\000"
2059 /* 203 */ "GPR64_with_sub_32_in_GPR32NONZERO\000"
2060 /* 237 */ "HI32DSP\000"
2061 /* 245 */ "LO32DSP\000"
2062 /* 253 */ "ACC64DSP\000"
2063 /* 262 */ "GPR64_with_sub_32_in_CPU16RegsPlusSP\000"
2064 /* 299 */ "OCTEON_P\000"
2065 /* 308 */ "GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MoveP\000"
2066 /* 359 */ "GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MoveP\000"
2067 /* 407 */ "GPR64_with_sub_32_in_GPRMM16MoveP\000"
2068 /* 441 */ "CCR\000"
2069 /* 445 */ "DSPR\000"
2070 /* 450 */ "MSA128W\000"
2071 /* 458 */ "GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePPairSecond\000"
2072 /* 516 */ "GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond\000"
2073 /* 586 */ "GPR64_with_sub_32_in_GPRMM16MovePPairSecond\000"
2074 /* 630 */ "GPR64_with_sub_32_in_CPURAReg\000"
2075 /* 660 */ "CPUSPReg\000"
2076 /* 669 */ "MSACtrl\000"
2077 /* 677 */ "GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16Zero\000"
2078 /* 727 */ "GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero\000"
2079 /* 791 */ "GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16Zero\000"
2080 /* 838 */ "GPR64_with_sub_32_in_GPRMM16Zero\000"
2081 /* 871 */ "GPR64_with_sub_32_in_CPU16Regs\000"
2082 /* 902 */ "HWRegs\000"
2083 /* 909 */ "MSA128WEvens\000"
2084 /* 922 */ "GPR64_with_sub_32_in_GPRMM16MovePPairFirst\000"
2085};
2086#ifdef __GNUC__
2087#pragma GCC diagnostic pop
2088#endif
2089
2090extern const MCRegisterClass MipsMCRegisterClasses[] = {
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2093 { .RegsBegin: COP0, .RegSet: COP0Bits, .NameIdx: 0, .RegsSize: 32, .RegSetSize: sizeof(COP0Bits), .ID: Mips::COP0RegClassID, .RegSizeInBits: 32, .CopyCost: 1, .Allocatable: false, .BaseClass: false },
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2144 { .RegsBegin: GPR64_with_sub_32_in_GPRMM16MovePPairFirst, .RegSet: GPR64_with_sub_32_in_GPRMM16MovePPairFirstBits, .NameIdx: 922, .RegsSize: 3, .RegSetSize: sizeof(GPR64_with_sub_32_in_GPRMM16MovePPairFirstBits), .ID: Mips::GPR64_with_sub_32_in_GPRMM16MovePPairFirstRegClassID, .RegSizeInBits: 64, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2145 { .RegsBegin: GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero, .RegSet: GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16ZeroBits, .NameIdx: 727, .RegsSize: 3, .RegSetSize: sizeof(GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16ZeroBits), .ID: Mips::GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16ZeroRegClassID, .RegSizeInBits: 64, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2146 { .RegsBegin: OCTEON_MPL, .RegSet: OCTEON_MPLBits, .NameIdx: 161, .RegsSize: 3, .RegSetSize: sizeof(OCTEON_MPLBits), .ID: Mips::OCTEON_MPLRegClassID, .RegSizeInBits: 64, .CopyCost: 1, .Allocatable: false, .BaseClass: false },
2147 { .RegsBegin: OCTEON_P, .RegSet: OCTEON_PBits, .NameIdx: 299, .RegsSize: 3, .RegSetSize: sizeof(OCTEON_PBits), .ID: Mips::OCTEON_PRegClassID, .RegSizeInBits: 64, .CopyCost: 1, .Allocatable: false, .BaseClass: false },
2148 { .RegsBegin: GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond, .RegSet: GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecondBits, .NameIdx: 516, .RegsSize: 2, .RegSetSize: sizeof(GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecondBits), .ID: Mips::GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecondRegClassID, .RegSizeInBits: 64, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2149 { .RegsBegin: ACC64, .RegSet: ACC64Bits, .NameIdx: 47, .RegsSize: 1, .RegSetSize: sizeof(ACC64Bits), .ID: Mips::ACC64RegClassID, .RegSizeInBits: 64, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2150 { .RegsBegin: GP64, .RegSet: GP64Bits, .NameIdx: 63, .RegsSize: 1, .RegSetSize: sizeof(GP64Bits), .ID: Mips::GP64RegClassID, .RegSizeInBits: 64, .CopyCost: 1, .Allocatable: false, .BaseClass: false },
2151 { .RegsBegin: GPR64_with_sub_32_in_CPURAReg, .RegSet: GPR64_with_sub_32_in_CPURARegBits, .NameIdx: 630, .RegsSize: 1, .RegSetSize: sizeof(GPR64_with_sub_32_in_CPURARegBits), .ID: Mips::GPR64_with_sub_32_in_CPURARegRegClassID, .RegSizeInBits: 64, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2152 { .RegsBegin: GPR64_with_sub_32_in_GPR32ZERO, .RegSet: GPR64_with_sub_32_in_GPR32ZEROBits, .NameIdx: 172, .RegsSize: 1, .RegSetSize: sizeof(GPR64_with_sub_32_in_GPR32ZEROBits), .ID: Mips::GPR64_with_sub_32_in_GPR32ZERORegClassID, .RegSizeInBits: 64, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2153 { .RegsBegin: HI64, .RegSet: HI64Bits, .NameIdx: 53, .RegsSize: 1, .RegSetSize: sizeof(HI64Bits), .ID: Mips::HI64RegClassID, .RegSizeInBits: 64, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2154 { .RegsBegin: LO64, .RegSet: LO64Bits, .NameIdx: 58, .RegsSize: 1, .RegSetSize: sizeof(LO64Bits), .ID: Mips::LO64RegClassID, .RegSizeInBits: 64, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2155 { .RegsBegin: SP64, .RegSet: SP64Bits, .NameIdx: 68, .RegsSize: 1, .RegSetSize: sizeof(SP64Bits), .ID: Mips::SP64RegClassID, .RegSizeInBits: 64, .CopyCost: 1, .Allocatable: false, .BaseClass: false },
2156 { .RegsBegin: MSA128B, .RegSet: MSA128BBits, .NameIdx: 111, .RegsSize: 32, .RegSetSize: sizeof(MSA128BBits), .ID: Mips::MSA128BRegClassID, .RegSizeInBits: 128, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2157 { .RegsBegin: MSA128D, .RegSet: MSA128DBits, .NameIdx: 145, .RegsSize: 32, .RegSetSize: sizeof(MSA128DBits), .ID: Mips::MSA128DRegClassID, .RegSizeInBits: 128, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2158 { .RegsBegin: MSA128H, .RegSet: MSA128HBits, .NameIdx: 153, .RegsSize: 32, .RegSetSize: sizeof(MSA128HBits), .ID: Mips::MSA128HRegClassID, .RegSizeInBits: 128, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2159 { .RegsBegin: MSA128W, .RegSet: MSA128WBits, .NameIdx: 450, .RegsSize: 32, .RegSetSize: sizeof(MSA128WBits), .ID: Mips::MSA128WRegClassID, .RegSizeInBits: 128, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2160 { .RegsBegin: MSA128WEvens, .RegSet: MSA128WEvensBits, .NameIdx: 909, .RegsSize: 16, .RegSetSize: sizeof(MSA128WEvensBits), .ID: Mips::MSA128WEvensRegClassID, .RegSizeInBits: 128, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2161 { .RegsBegin: ACC128, .RegSet: ACC128Bits, .NameIdx: 104, .RegsSize: 1, .RegSetSize: sizeof(ACC128Bits), .ID: Mips::ACC128RegClassID, .RegSizeInBits: 128, .CopyCost: 1, .Allocatable: true, .BaseClass: false },
2162};
2163
2164// Mips Dwarf<->LLVM register mappings.
2165extern const MCRegisterInfo::DwarfLLVMRegPair MipsDwarfFlavour0Dwarf2L[] = {
2166 { .FromReg: 0U, .ToReg: Mips::ZERO_64 },
2167 { .FromReg: 1U, .ToReg: Mips::AT_64 },
2168 { .FromReg: 2U, .ToReg: Mips::V0_64 },
2169 { .FromReg: 3U, .ToReg: Mips::V1_64 },
2170 { .FromReg: 4U, .ToReg: Mips::A0_64 },
2171 { .FromReg: 5U, .ToReg: Mips::A1_64 },
2172 { .FromReg: 6U, .ToReg: Mips::A2_64 },
2173 { .FromReg: 7U, .ToReg: Mips::A3_64 },
2174 { .FromReg: 8U, .ToReg: Mips::T0_64 },
2175 { .FromReg: 9U, .ToReg: Mips::T1_64 },
2176 { .FromReg: 10U, .ToReg: Mips::T2_64 },
2177 { .FromReg: 11U, .ToReg: Mips::T3_64 },
2178 { .FromReg: 12U, .ToReg: Mips::T4_64 },
2179 { .FromReg: 13U, .ToReg: Mips::T5_64 },
2180 { .FromReg: 14U, .ToReg: Mips::T6_64 },
2181 { .FromReg: 15U, .ToReg: Mips::T7_64 },
2182 { .FromReg: 16U, .ToReg: Mips::S0_64 },
2183 { .FromReg: 17U, .ToReg: Mips::S1_64 },
2184 { .FromReg: 18U, .ToReg: Mips::S2_64 },
2185 { .FromReg: 19U, .ToReg: Mips::S3_64 },
2186 { .FromReg: 20U, .ToReg: Mips::S4_64 },
2187 { .FromReg: 21U, .ToReg: Mips::S5_64 },
2188 { .FromReg: 22U, .ToReg: Mips::S6_64 },
2189 { .FromReg: 23U, .ToReg: Mips::S7_64 },
2190 { .FromReg: 24U, .ToReg: Mips::T8_64 },
2191 { .FromReg: 25U, .ToReg: Mips::T9_64 },
2192 { .FromReg: 26U, .ToReg: Mips::K0_64 },
2193 { .FromReg: 27U, .ToReg: Mips::K1_64 },
2194 { .FromReg: 28U, .ToReg: Mips::GP_64 },
2195 { .FromReg: 29U, .ToReg: Mips::SP_64 },
2196 { .FromReg: 30U, .ToReg: Mips::FP_64 },
2197 { .FromReg: 31U, .ToReg: Mips::RA_64 },
2198 { .FromReg: 32U, .ToReg: Mips::D0_64 },
2199 { .FromReg: 33U, .ToReg: Mips::D1_64 },
2200 { .FromReg: 34U, .ToReg: Mips::D2_64 },
2201 { .FromReg: 35U, .ToReg: Mips::D3_64 },
2202 { .FromReg: 36U, .ToReg: Mips::D4_64 },
2203 { .FromReg: 37U, .ToReg: Mips::D5_64 },
2204 { .FromReg: 38U, .ToReg: Mips::D6_64 },
2205 { .FromReg: 39U, .ToReg: Mips::D7_64 },
2206 { .FromReg: 40U, .ToReg: Mips::D8_64 },
2207 { .FromReg: 41U, .ToReg: Mips::D9_64 },
2208 { .FromReg: 42U, .ToReg: Mips::D10_64 },
2209 { .FromReg: 43U, .ToReg: Mips::D11_64 },
2210 { .FromReg: 44U, .ToReg: Mips::D12_64 },
2211 { .FromReg: 45U, .ToReg: Mips::D13_64 },
2212 { .FromReg: 46U, .ToReg: Mips::D14_64 },
2213 { .FromReg: 47U, .ToReg: Mips::D15_64 },
2214 { .FromReg: 48U, .ToReg: Mips::D16_64 },
2215 { .FromReg: 49U, .ToReg: Mips::D17_64 },
2216 { .FromReg: 50U, .ToReg: Mips::D18_64 },
2217 { .FromReg: 51U, .ToReg: Mips::D19_64 },
2218 { .FromReg: 52U, .ToReg: Mips::D20_64 },
2219 { .FromReg: 53U, .ToReg: Mips::D21_64 },
2220 { .FromReg: 54U, .ToReg: Mips::D22_64 },
2221 { .FromReg: 55U, .ToReg: Mips::D23_64 },
2222 { .FromReg: 56U, .ToReg: Mips::D24_64 },
2223 { .FromReg: 57U, .ToReg: Mips::D25_64 },
2224 { .FromReg: 58U, .ToReg: Mips::D26_64 },
2225 { .FromReg: 59U, .ToReg: Mips::D27_64 },
2226 { .FromReg: 60U, .ToReg: Mips::D28_64 },
2227 { .FromReg: 61U, .ToReg: Mips::D29_64 },
2228 { .FromReg: 62U, .ToReg: Mips::D30_64 },
2229 { .FromReg: 63U, .ToReg: Mips::D31_64 },
2230 { .FromReg: 64U, .ToReg: Mips::HI0 },
2231 { .FromReg: 65U, .ToReg: Mips::LO0 },
2232 { .FromReg: 176U, .ToReg: Mips::HI1 },
2233 { .FromReg: 177U, .ToReg: Mips::LO1 },
2234 { .FromReg: 178U, .ToReg: Mips::HI2 },
2235 { .FromReg: 179U, .ToReg: Mips::LO2 },
2236 { .FromReg: 180U, .ToReg: Mips::HI3 },
2237 { .FromReg: 181U, .ToReg: Mips::LO3 },
2238};
2239extern const unsigned MipsDwarfFlavour0Dwarf2LSize = std::size(MipsDwarfFlavour0Dwarf2L);
2240
2241extern const MCRegisterInfo::DwarfLLVMRegPair MipsEHFlavour0Dwarf2L[] = {
2242 { .FromReg: 0U, .ToReg: Mips::ZERO_64 },
2243 { .FromReg: 1U, .ToReg: Mips::AT_64 },
2244 { .FromReg: 2U, .ToReg: Mips::V0_64 },
2245 { .FromReg: 3U, .ToReg: Mips::V1_64 },
2246 { .FromReg: 4U, .ToReg: Mips::A0_64 },
2247 { .FromReg: 5U, .ToReg: Mips::A1_64 },
2248 { .FromReg: 6U, .ToReg: Mips::A2_64 },
2249 { .FromReg: 7U, .ToReg: Mips::A3_64 },
2250 { .FromReg: 8U, .ToReg: Mips::T0_64 },
2251 { .FromReg: 9U, .ToReg: Mips::T1_64 },
2252 { .FromReg: 10U, .ToReg: Mips::T2_64 },
2253 { .FromReg: 11U, .ToReg: Mips::T3_64 },
2254 { .FromReg: 12U, .ToReg: Mips::T4_64 },
2255 { .FromReg: 13U, .ToReg: Mips::T5_64 },
2256 { .FromReg: 14U, .ToReg: Mips::T6_64 },
2257 { .FromReg: 15U, .ToReg: Mips::T7_64 },
2258 { .FromReg: 16U, .ToReg: Mips::S0_64 },
2259 { .FromReg: 17U, .ToReg: Mips::S1_64 },
2260 { .FromReg: 18U, .ToReg: Mips::S2_64 },
2261 { .FromReg: 19U, .ToReg: Mips::S3_64 },
2262 { .FromReg: 20U, .ToReg: Mips::S4_64 },
2263 { .FromReg: 21U, .ToReg: Mips::S5_64 },
2264 { .FromReg: 22U, .ToReg: Mips::S6_64 },
2265 { .FromReg: 23U, .ToReg: Mips::S7_64 },
2266 { .FromReg: 24U, .ToReg: Mips::T8_64 },
2267 { .FromReg: 25U, .ToReg: Mips::T9_64 },
2268 { .FromReg: 26U, .ToReg: Mips::K0_64 },
2269 { .FromReg: 27U, .ToReg: Mips::K1_64 },
2270 { .FromReg: 28U, .ToReg: Mips::GP_64 },
2271 { .FromReg: 29U, .ToReg: Mips::SP_64 },
2272 { .FromReg: 30U, .ToReg: Mips::FP_64 },
2273 { .FromReg: 31U, .ToReg: Mips::RA_64 },
2274 { .FromReg: 32U, .ToReg: Mips::D0_64 },
2275 { .FromReg: 33U, .ToReg: Mips::D1_64 },
2276 { .FromReg: 34U, .ToReg: Mips::D2_64 },
2277 { .FromReg: 35U, .ToReg: Mips::D3_64 },
2278 { .FromReg: 36U, .ToReg: Mips::D4_64 },
2279 { .FromReg: 37U, .ToReg: Mips::D5_64 },
2280 { .FromReg: 38U, .ToReg: Mips::D6_64 },
2281 { .FromReg: 39U, .ToReg: Mips::D7_64 },
2282 { .FromReg: 40U, .ToReg: Mips::D8_64 },
2283 { .FromReg: 41U, .ToReg: Mips::D9_64 },
2284 { .FromReg: 42U, .ToReg: Mips::D10_64 },
2285 { .FromReg: 43U, .ToReg: Mips::D11_64 },
2286 { .FromReg: 44U, .ToReg: Mips::D12_64 },
2287 { .FromReg: 45U, .ToReg: Mips::D13_64 },
2288 { .FromReg: 46U, .ToReg: Mips::D14_64 },
2289 { .FromReg: 47U, .ToReg: Mips::D15_64 },
2290 { .FromReg: 48U, .ToReg: Mips::D16_64 },
2291 { .FromReg: 49U, .ToReg: Mips::D17_64 },
2292 { .FromReg: 50U, .ToReg: Mips::D18_64 },
2293 { .FromReg: 51U, .ToReg: Mips::D19_64 },
2294 { .FromReg: 52U, .ToReg: Mips::D20_64 },
2295 { .FromReg: 53U, .ToReg: Mips::D21_64 },
2296 { .FromReg: 54U, .ToReg: Mips::D22_64 },
2297 { .FromReg: 55U, .ToReg: Mips::D23_64 },
2298 { .FromReg: 56U, .ToReg: Mips::D24_64 },
2299 { .FromReg: 57U, .ToReg: Mips::D25_64 },
2300 { .FromReg: 58U, .ToReg: Mips::D26_64 },
2301 { .FromReg: 59U, .ToReg: Mips::D27_64 },
2302 { .FromReg: 60U, .ToReg: Mips::D28_64 },
2303 { .FromReg: 61U, .ToReg: Mips::D29_64 },
2304 { .FromReg: 62U, .ToReg: Mips::D30_64 },
2305 { .FromReg: 63U, .ToReg: Mips::D31_64 },
2306 { .FromReg: 64U, .ToReg: Mips::HI0 },
2307 { .FromReg: 65U, .ToReg: Mips::LO0 },
2308 { .FromReg: 176U, .ToReg: Mips::HI1 },
2309 { .FromReg: 177U, .ToReg: Mips::LO1 },
2310 { .FromReg: 178U, .ToReg: Mips::HI2 },
2311 { .FromReg: 179U, .ToReg: Mips::LO2 },
2312 { .FromReg: 180U, .ToReg: Mips::HI3 },
2313 { .FromReg: 181U, .ToReg: Mips::LO3 },
2314};
2315extern const unsigned MipsEHFlavour0Dwarf2LSize = std::size(MipsEHFlavour0Dwarf2L);
2316
2317extern const MCRegisterInfo::DwarfLLVMRegPair MipsDwarfFlavour0L2Dwarf[] = {
2318 { .FromReg: Mips::AT, .ToReg: 1U },
2319 { .FromReg: Mips::FP, .ToReg: 30U },
2320 { .FromReg: Mips::GP, .ToReg: 28U },
2321 { .FromReg: Mips::RA, .ToReg: 31U },
2322 { .FromReg: Mips::SP, .ToReg: 29U },
2323 { .FromReg: Mips::ZERO, .ToReg: 0U },
2324 { .FromReg: Mips::A0, .ToReg: 4U },
2325 { .FromReg: Mips::A1, .ToReg: 5U },
2326 { .FromReg: Mips::A2, .ToReg: 6U },
2327 { .FromReg: Mips::A3, .ToReg: 7U },
2328 { .FromReg: Mips::AT_64, .ToReg: 1U },
2329 { .FromReg: Mips::F0, .ToReg: 32U },
2330 { .FromReg: Mips::F1, .ToReg: 33U },
2331 { .FromReg: Mips::F2, .ToReg: 34U },
2332 { .FromReg: Mips::F3, .ToReg: 35U },
2333 { .FromReg: Mips::F4, .ToReg: 36U },
2334 { .FromReg: Mips::F5, .ToReg: 37U },
2335 { .FromReg: Mips::F6, .ToReg: 38U },
2336 { .FromReg: Mips::F7, .ToReg: 39U },
2337 { .FromReg: Mips::F8, .ToReg: 40U },
2338 { .FromReg: Mips::F9, .ToReg: 41U },
2339 { .FromReg: Mips::F10, .ToReg: 42U },
2340 { .FromReg: Mips::F11, .ToReg: 43U },
2341 { .FromReg: Mips::F12, .ToReg: 44U },
2342 { .FromReg: Mips::F13, .ToReg: 45U },
2343 { .FromReg: Mips::F14, .ToReg: 46U },
2344 { .FromReg: Mips::F15, .ToReg: 47U },
2345 { .FromReg: Mips::F16, .ToReg: 48U },
2346 { .FromReg: Mips::F17, .ToReg: 49U },
2347 { .FromReg: Mips::F18, .ToReg: 50U },
2348 { .FromReg: Mips::F19, .ToReg: 51U },
2349 { .FromReg: Mips::F20, .ToReg: 52U },
2350 { .FromReg: Mips::F21, .ToReg: 53U },
2351 { .FromReg: Mips::F22, .ToReg: 54U },
2352 { .FromReg: Mips::F23, .ToReg: 55U },
2353 { .FromReg: Mips::F24, .ToReg: 56U },
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2506 { .FromReg: Mips::T0_64, .ToReg: 8U },
2507 { .FromReg: Mips::T1_64, .ToReg: 9U },
2508 { .FromReg: Mips::T2_64, .ToReg: 10U },
2509 { .FromReg: Mips::T3_64, .ToReg: 11U },
2510 { .FromReg: Mips::T4_64, .ToReg: 12U },
2511 { .FromReg: Mips::T5_64, .ToReg: 13U },
2512 { .FromReg: Mips::T6_64, .ToReg: 14U },
2513 { .FromReg: Mips::T7_64, .ToReg: 15U },
2514 { .FromReg: Mips::T8_64, .ToReg: 24U },
2515 { .FromReg: Mips::T9_64, .ToReg: 25U },
2516 { .FromReg: Mips::V0_64, .ToReg: 2U },
2517 { .FromReg: Mips::V1_64, .ToReg: 3U },
2518};
2519extern const unsigned MipsDwarfFlavour0L2DwarfSize = std::size(MipsDwarfFlavour0L2Dwarf);
2520
2521extern const MCRegisterInfo::DwarfLLVMRegPair MipsEHFlavour0L2Dwarf[] = {
2522 { .FromReg: Mips::AT, .ToReg: 1U },
2523 { .FromReg: Mips::FP, .ToReg: 30U },
2524 { .FromReg: Mips::GP, .ToReg: 28U },
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2527 { .FromReg: Mips::ZERO, .ToReg: 0U },
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2532 { .FromReg: Mips::AT_64, .ToReg: 1U },
2533 { .FromReg: Mips::F0, .ToReg: 32U },
2534 { .FromReg: Mips::F1, .ToReg: 33U },
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2565 { .FromReg: Mips::FP_64, .ToReg: 30U },
2566 { .FromReg: Mips::F_HI0, .ToReg: 32U },
2567 { .FromReg: Mips::F_HI1, .ToReg: 33U },
2568 { .FromReg: Mips::F_HI2, .ToReg: 34U },
2569 { .FromReg: Mips::F_HI3, .ToReg: 35U },
2570 { .FromReg: Mips::F_HI4, .ToReg: 36U },
2571 { .FromReg: Mips::F_HI5, .ToReg: 37U },
2572 { .FromReg: Mips::F_HI6, .ToReg: 38U },
2573 { .FromReg: Mips::F_HI7, .ToReg: 39U },
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2591 { .FromReg: Mips::F_HI25, .ToReg: 57U },
2592 { .FromReg: Mips::F_HI26, .ToReg: 58U },
2593 { .FromReg: Mips::F_HI27, .ToReg: 59U },
2594 { .FromReg: Mips::F_HI28, .ToReg: 60U },
2595 { .FromReg: Mips::F_HI29, .ToReg: 61U },
2596 { .FromReg: Mips::F_HI30, .ToReg: 62U },
2597 { .FromReg: Mips::F_HI31, .ToReg: 63U },
2598 { .FromReg: Mips::GP_64, .ToReg: 28U },
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2600 { .FromReg: Mips::HI1, .ToReg: 176U },
2601 { .FromReg: Mips::HI2, .ToReg: 178U },
2602 { .FromReg: Mips::HI3, .ToReg: 180U },
2603 { .FromReg: Mips::K0, .ToReg: 26U },
2604 { .FromReg: Mips::K1, .ToReg: 27U },
2605 { .FromReg: Mips::LO0, .ToReg: 65U },
2606 { .FromReg: Mips::LO1, .ToReg: 177U },
2607 { .FromReg: Mips::LO2, .ToReg: 179U },
2608 { .FromReg: Mips::LO3, .ToReg: 181U },
2609 { .FromReg: Mips::RA_64, .ToReg: 31U },
2610 { .FromReg: Mips::S0, .ToReg: 16U },
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2614 { .FromReg: Mips::S4, .ToReg: 20U },
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2626 { .FromReg: Mips::T7, .ToReg: 15U },
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2629 { .FromReg: Mips::V0, .ToReg: 2U },
2630 { .FromReg: Mips::V1, .ToReg: 3U },
2631 { .FromReg: Mips::W0, .ToReg: 32U },
2632 { .FromReg: Mips::W1, .ToReg: 33U },
2633 { .FromReg: Mips::W2, .ToReg: 34U },
2634 { .FromReg: Mips::W3, .ToReg: 35U },
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2702 { .FromReg: Mips::S0_64, .ToReg: 16U },
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2707 { .FromReg: Mips::S5_64, .ToReg: 21U },
2708 { .FromReg: Mips::S6_64, .ToReg: 22U },
2709 { .FromReg: Mips::S7_64, .ToReg: 23U },
2710 { .FromReg: Mips::T0_64, .ToReg: 8U },
2711 { .FromReg: Mips::T1_64, .ToReg: 9U },
2712 { .FromReg: Mips::T2_64, .ToReg: 10U },
2713 { .FromReg: Mips::T3_64, .ToReg: 11U },
2714 { .FromReg: Mips::T4_64, .ToReg: 12U },
2715 { .FromReg: Mips::T5_64, .ToReg: 13U },
2716 { .FromReg: Mips::T6_64, .ToReg: 14U },
2717 { .FromReg: Mips::T7_64, .ToReg: 15U },
2718 { .FromReg: Mips::T8_64, .ToReg: 24U },
2719 { .FromReg: Mips::T9_64, .ToReg: 25U },
2720 { .FromReg: Mips::V0_64, .ToReg: 2U },
2721 { .FromReg: Mips::V1_64, .ToReg: 3U },
2722};
2723extern const unsigned MipsEHFlavour0L2DwarfSize = std::size(MipsEHFlavour0L2Dwarf);
2724
2725extern const uint16_t MipsRegEncodingTable[] = {
2726 0,
2727 1,
2728 0,
2729 0,
2730 0,
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2746 29,
2747 0,
2748 4,
2749 5,
2750 6,
2751 7,
2752 0,
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2755 3,
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2757 0,
2758 1,
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2767 0,
2768 1,
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2771 4,
2772 5,
2773 6,
2774 7,
2775 8,
2776 9,
2777 0,
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2779 2,
2780 3,
2781 4,
2782 5,
2783 6,
2784 7,
2785 8,
2786 9,
2787 10,
2788 11,
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2853 0,
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2857 8,
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2871 0,
2872 0,
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2910 5,
2911 6,
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2913 0,
2914 1,
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2922 9,
2923 10,
2924 11,
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3142 31,
3143 0,
3144 0,
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3147 0,
3148 16,
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3152 20,
3153 21,
3154 22,
3155 23,
3156 8,
3157 9,
3158 10,
3159 11,
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3163 15,
3164 24,
3165 25,
3166 2,
3167 3,
3168};
3169static inline void InitMipsMCRegisterInfo(MCRegisterInfo *RI, unsigned RA, unsigned DwarfFlavour = 0, unsigned EHFlavour = 0, unsigned PC = 0) {
3170 RI->InitMCRegisterInfo(D: MipsRegDesc, NR: 442, RA, PC, C: MipsMCRegisterClasses, NC: 71, RURoots: MipsRegUnitRoots, NRU: 321, DL: MipsRegDiffLists, RUMS: MipsLaneMaskLists, Strings: MipsRegStrings, ClassStrings: MipsRegClassStrings, SubIndices: MipsSubRegIdxLists, NumIndices: 12,
3171RET: MipsRegEncodingTable, RUI: nullptr);
3172
3173 switch (DwarfFlavour) {
3174 default:
3175 llvm_unreachable("Unknown DWARF flavour");
3176 case 0:
3177 RI->mapDwarfRegsToLLVMRegs(Map: MipsDwarfFlavour0Dwarf2L, Size: MipsDwarfFlavour0Dwarf2LSize, isEH: false);
3178 break;
3179 }
3180 switch (EHFlavour) {
3181 default:
3182 llvm_unreachable("Unknown DWARF flavour");
3183 case 0:
3184 RI->mapDwarfRegsToLLVMRegs(Map: MipsEHFlavour0Dwarf2L, Size: MipsEHFlavour0Dwarf2LSize, isEH: true);
3185 break;
3186 }
3187 switch (DwarfFlavour) {
3188 default:
3189 llvm_unreachable("Unknown DWARF flavour");
3190 case 0:
3191 RI->mapLLVMRegsToDwarfRegs(Map: MipsDwarfFlavour0L2Dwarf, Size: MipsDwarfFlavour0L2DwarfSize, isEH: false);
3192 break;
3193 }
3194 switch (EHFlavour) {
3195 default:
3196 llvm_unreachable("Unknown DWARF flavour");
3197 case 0:
3198 RI->mapLLVMRegsToDwarfRegs(Map: MipsEHFlavour0L2Dwarf, Size: MipsEHFlavour0L2DwarfSize, isEH: true);
3199 break;
3200 }
3201}
3202
3203
3204} // namespace llvm
3205