1/*===- TableGen'erated file -------------------------------------*- C++ -*-===*\
2|* *|
3|* MC Register Information *|
4|* *|
5|* Automatically generated file, do not edit! *|
6|* *|
7\*===----------------------------------------------------------------------===*/
8
9namespace llvm {
10
11extern const int16_t MipsRegDiffLists[] = {
12 /* 0 */ -403, 0,
13 /* 2 */ -260, 0,
14 /* 4 */ 35, -133, 132, -168, -224, 0,
15 /* 10 */ -168, 0,
16 /* 12 */ -133, 0,
17 /* 14 */ -131, 0,
18 /* 16 */ -130, 0,
19 /* 18 */ -129, 0,
20 /* 20 */ -128, 0,
21 /* 22 */ -100, 0,
22 /* 24 */ 260, -36, 0,
23 /* 27 */ -260, 393, -35, 0,
24 /* 31 */ -224, 392, -34, 0,
25 /* 35 */ 167, -33, 0,
26 /* 38 */ -20, 259, -33, 0,
27 /* 42 */ -21, 260, -33, 0,
28 /* 46 */ -22, 261, -33, 0,
29 /* 50 */ -23, 262, -33, 0,
30 /* 54 */ -24, 263, -33, 0,
31 /* 58 */ -25, 264, -33, 0,
32 /* 62 */ -26, 265, -33, 0,
33 /* 66 */ -27, 266, -33, 0,
34 /* 70 */ -28, 267, -33, 0,
35 /* 74 */ -29, 268, -33, 0,
36 /* 78 */ -30, 269, -33, 0,
37 /* 82 */ -31, 270, -33, 0,
38 /* 86 */ -32, 271, -33, 0,
39 /* 90 */ -33, 272, -33, 0,
40 /* 94 */ -34, 273, -33, 0,
41 /* 98 */ -35, 274, -33, 0,
42 /* 102 */ -36, 275, -33, 0,
43 /* 106 */ 403, -275, 1, 1, 1, 0,
44 /* 112 */ 1, 1, 1, 1, 0,
45 /* 117 */ 20, 1, 0,
46 /* 120 */ 21, 1, 0,
47 /* 123 */ 22, 1, 0,
48 /* 126 */ 23, 1, 0,
49 /* 129 */ 24, 1, 0,
50 /* 132 */ 25, 1, 0,
51 /* 135 */ 26, 1, 0,
52 /* 138 */ 27, 1, 0,
53 /* 141 */ 28, 1, 0,
54 /* 144 */ 29, 1, 0,
55 /* 147 */ 30, 1, 0,
56 /* 150 */ 31, 1, 0,
57 /* 153 */ 32, 1, 0,
58 /* 156 */ 33, 1, 0,
59 /* 159 */ 34, 1, 0,
60 /* 162 */ 35, 1, 0,
61 /* 165 */ 33, -239, 72, 0,
62 /* 169 */ 100, 0,
63 /* 171 */ 358, 0,
64};
65
66extern const LaneBitmask MipsLaneMaskLists[] = {
67 /* 0 */ LaneBitmask(0x0000000000000001),
68 /* 1 */ LaneBitmask(0x0000000000000002), LaneBitmask(0x0000000000000004), LaneBitmask(0x0000000000000008), LaneBitmask(0x0000000000000010), LaneBitmask(0x0000000000000020),
69 /* 6 */ LaneBitmask(0x0000000000000001), LaneBitmask(0x0000000000000040),
70 /* 8 */ LaneBitmask(0xFFFFFFFFFFFFFFFF),
71};
72
73extern const uint16_t MipsSubRegIdxLists[] = {
74 /* 0 */ 1,
75 /* 1 */ 3, 4, 5, 6, 7,
76 /* 6 */ 2, 9, 8,
77 /* 9 */ 9, 1, 8, 10, 11,
78};
79
80
81#ifdef __GNUC__
82#pragma GCC diagnostic push
83#pragma GCC diagnostic ignored "-Woverlength-strings"
84#endif
85extern const char MipsRegStrings[] = {
86 /* 0 */ "COP00\000"
87 /* 6 */ "COP010\000"
88 /* 13 */ "COP210\000"
89 /* 20 */ "COP310\000"
90 /* 27 */ "MSA10\000"
91 /* 33 */ "D10\000"
92 /* 37 */ "F10\000"
93 /* 41 */ "F_HI10\000"
94 /* 48 */ "FCR10\000"
95 /* 54 */ "HWR10\000"
96 /* 60 */ "W10\000"
97 /* 64 */ "COP020\000"
98 /* 71 */ "COP220\000"
99 /* 78 */ "COP320\000"
100 /* 85 */ "MSA20\000"
101 /* 91 */ "F20\000"
102 /* 95 */ "F_HI20\000"
103 /* 102 */ "COP20\000"
104 /* 108 */ "FCR20\000"
105 /* 114 */ "HWR20\000"
106 /* 120 */ "W20\000"
107 /* 124 */ "DSPOutFlag20\000"
108 /* 137 */ "COP030\000"
109 /* 144 */ "COP230\000"
110 /* 151 */ "COP330\000"
111 /* 158 */ "MSA30\000"
112 /* 164 */ "F30\000"
113 /* 168 */ "F_HI30\000"
114 /* 175 */ "COP30\000"
115 /* 181 */ "FCR30\000"
116 /* 187 */ "HWR30\000"
117 /* 193 */ "W30\000"
118 /* 197 */ "AC0\000"
119 /* 201 */ "FCC0\000"
120 /* 206 */ "D0\000"
121 /* 209 */ "F0\000"
122 /* 212 */ "F_HI0\000"
123 /* 218 */ "MPL0\000"
124 /* 223 */ "LO0\000"
125 /* 227 */ "P0\000"
126 /* 230 */ "FCR0\000"
127 /* 235 */ "HWR0\000"
128 /* 240 */ "W0\000"
129 /* 243 */ "COP01\000"
130 /* 249 */ "COP011\000"
131 /* 256 */ "COP211\000"
132 /* 263 */ "COP311\000"
133 /* 270 */ "MSA11\000"
134 /* 276 */ "D11\000"
135 /* 280 */ "F11\000"
136 /* 284 */ "F_HI11\000"
137 /* 291 */ "FCR11\000"
138 /* 297 */ "HWR11\000"
139 /* 303 */ "W11\000"
140 /* 307 */ "COP021\000"
141 /* 314 */ "COP221\000"
142 /* 321 */ "COP321\000"
143 /* 328 */ "MSA21\000"
144 /* 334 */ "F21\000"
145 /* 338 */ "F_HI21\000"
146 /* 345 */ "COP21\000"
147 /* 351 */ "FCR21\000"
148 /* 357 */ "HWR21\000"
149 /* 363 */ "W21\000"
150 /* 367 */ "DSPOutFlag21\000"
151 /* 380 */ "COP031\000"
152 /* 387 */ "COP231\000"
153 /* 394 */ "COP331\000"
154 /* 401 */ "MSA31\000"
155 /* 407 */ "F31\000"
156 /* 411 */ "F_HI31\000"
157 /* 418 */ "COP31\000"
158 /* 424 */ "FCR31\000"
159 /* 430 */ "HWR31\000"
160 /* 436 */ "W31\000"
161 /* 440 */ "AC1\000"
162 /* 444 */ "FCC1\000"
163 /* 449 */ "D1\000"
164 /* 452 */ "F1\000"
165 /* 455 */ "F_HI1\000"
166 /* 461 */ "MPL1\000"
167 /* 466 */ "LO1\000"
168 /* 470 */ "P1\000"
169 /* 473 */ "FCR1\000"
170 /* 478 */ "HWR1\000"
171 /* 483 */ "W1\000"
172 /* 486 */ "COP02\000"
173 /* 492 */ "COP012\000"
174 /* 499 */ "COP212\000"
175 /* 506 */ "COP312\000"
176 /* 513 */ "MSA12\000"
177 /* 519 */ "D12\000"
178 /* 523 */ "F12\000"
179 /* 527 */ "F_HI12\000"
180 /* 534 */ "FCR12\000"
181 /* 540 */ "HWR12\000"
182 /* 546 */ "W12\000"
183 /* 550 */ "COP022\000"
184 /* 557 */ "COP222\000"
185 /* 564 */ "COP322\000"
186 /* 571 */ "MSA22\000"
187 /* 577 */ "F22\000"
188 /* 581 */ "F_HI22\000"
189 /* 588 */ "COP22\000"
190 /* 594 */ "FCR22\000"
191 /* 600 */ "HWR22\000"
192 /* 606 */ "W22\000"
193 /* 610 */ "DSPOutFlag22\000"
194 /* 623 */ "COP32\000"
195 /* 629 */ "AC2\000"
196 /* 633 */ "FCC2\000"
197 /* 638 */ "D2\000"
198 /* 641 */ "F2\000"
199 /* 644 */ "F_HI2\000"
200 /* 650 */ "MPL2\000"
201 /* 655 */ "LO2\000"
202 /* 659 */ "P2\000"
203 /* 662 */ "FCR2\000"
204 /* 667 */ "HWR2\000"
205 /* 672 */ "W2\000"
206 /* 675 */ "COP03\000"
207 /* 681 */ "COP013\000"
208 /* 688 */ "COP213\000"
209 /* 695 */ "COP313\000"
210 /* 702 */ "MSA13\000"
211 /* 708 */ "D13\000"
212 /* 712 */ "F13\000"
213 /* 716 */ "F_HI13\000"
214 /* 723 */ "FCR13\000"
215 /* 729 */ "HWR13\000"
216 /* 735 */ "W13\000"
217 /* 739 */ "COP023\000"
218 /* 746 */ "COP223\000"
219 /* 753 */ "COP323\000"
220 /* 760 */ "MSA23\000"
221 /* 766 */ "F23\000"
222 /* 770 */ "F_HI23\000"
223 /* 777 */ "COP23\000"
224 /* 783 */ "FCR23\000"
225 /* 789 */ "HWR23\000"
226 /* 795 */ "W23\000"
227 /* 799 */ "DSPOutFlag23\000"
228 /* 812 */ "COP33\000"
229 /* 818 */ "AC3\000"
230 /* 822 */ "FCC3\000"
231 /* 827 */ "D3\000"
232 /* 830 */ "F3\000"
233 /* 833 */ "F_HI3\000"
234 /* 839 */ "LO3\000"
235 /* 843 */ "FCR3\000"
236 /* 848 */ "HWR3\000"
237 /* 853 */ "W3\000"
238 /* 856 */ "COP04\000"
239 /* 862 */ "COP014\000"
240 /* 869 */ "COP214\000"
241 /* 876 */ "COP314\000"
242 /* 883 */ "MSA14\000"
243 /* 889 */ "D14\000"
244 /* 893 */ "F14\000"
245 /* 897 */ "F_HI14\000"
246 /* 904 */ "FCR14\000"
247 /* 910 */ "HWR14\000"
248 /* 916 */ "W14\000"
249 /* 920 */ "COP024\000"
250 /* 927 */ "COP224\000"
251 /* 934 */ "COP324\000"
252 /* 941 */ "MSA24\000"
253 /* 947 */ "F24\000"
254 /* 951 */ "F_HI24\000"
255 /* 958 */ "COP24\000"
256 /* 964 */ "FCR24\000"
257 /* 970 */ "HWR24\000"
258 /* 976 */ "W24\000"
259 /* 980 */ "COP34\000"
260 /* 986 */ "D10_64\000"
261 /* 993 */ "R10_64\000"
262 /* 1000 */ "D20_64\000"
263 /* 1007 */ "R20_64\000"
264 /* 1014 */ "D30_64\000"
265 /* 1021 */ "R30_64\000"
266 /* 1028 */ "AC0_64\000"
267 /* 1035 */ "D0_64\000"
268 /* 1041 */ "HI0_64\000"
269 /* 1048 */ "LO0_64\000"
270 /* 1055 */ "R0_64\000"
271 /* 1061 */ "D11_64\000"
272 /* 1068 */ "R11_64\000"
273 /* 1075 */ "D21_64\000"
274 /* 1082 */ "R21_64\000"
275 /* 1089 */ "D31_64\000"
276 /* 1096 */ "R31_64\000"
277 /* 1103 */ "D1_64\000"
278 /* 1109 */ "R1_64\000"
279 /* 1115 */ "D12_64\000"
280 /* 1122 */ "R12_64\000"
281 /* 1129 */ "D22_64\000"
282 /* 1136 */ "R22_64\000"
283 /* 1143 */ "D2_64\000"
284 /* 1149 */ "R2_64\000"
285 /* 1155 */ "D13_64\000"
286 /* 1162 */ "R13_64\000"
287 /* 1169 */ "D23_64\000"
288 /* 1176 */ "R23_64\000"
289 /* 1183 */ "D3_64\000"
290 /* 1189 */ "R3_64\000"
291 /* 1195 */ "D14_64\000"
292 /* 1202 */ "R14_64\000"
293 /* 1209 */ "D24_64\000"
294 /* 1216 */ "R24_64\000"
295 /* 1223 */ "D4_64\000"
296 /* 1229 */ "R4_64\000"
297 /* 1235 */ "D15_64\000"
298 /* 1242 */ "R15_64\000"
299 /* 1249 */ "D25_64\000"
300 /* 1256 */ "R25_64\000"
301 /* 1263 */ "D5_64\000"
302 /* 1269 */ "R5_64\000"
303 /* 1275 */ "D16_64\000"
304 /* 1282 */ "R16_64\000"
305 /* 1289 */ "D26_64\000"
306 /* 1296 */ "R26_64\000"
307 /* 1303 */ "D6_64\000"
308 /* 1309 */ "R6_64\000"
309 /* 1315 */ "D17_64\000"
310 /* 1322 */ "R17_64\000"
311 /* 1329 */ "D27_64\000"
312 /* 1336 */ "R27_64\000"
313 /* 1343 */ "D7_64\000"
314 /* 1349 */ "R7_64\000"
315 /* 1355 */ "D18_64\000"
316 /* 1362 */ "R18_64\000"
317 /* 1369 */ "D28_64\000"
318 /* 1376 */ "R28_64\000"
319 /* 1383 */ "D8_64\000"
320 /* 1389 */ "R8_64\000"
321 /* 1395 */ "D19_64\000"
322 /* 1402 */ "R19_64\000"
323 /* 1409 */ "D29_64\000"
324 /* 1416 */ "R29_64\000"
325 /* 1423 */ "D9_64\000"
326 /* 1429 */ "R9_64\000"
327 /* 1435 */ "FCC4\000"
328 /* 1440 */ "D4\000"
329 /* 1443 */ "F4\000"
330 /* 1446 */ "F_HI4\000"
331 /* 1452 */ "FCR4\000"
332 /* 1457 */ "HWR4\000"
333 /* 1462 */ "W4\000"
334 /* 1465 */ "COP05\000"
335 /* 1471 */ "COP015\000"
336 /* 1478 */ "COP215\000"
337 /* 1485 */ "COP315\000"
338 /* 1492 */ "MSA15\000"
339 /* 1498 */ "D15\000"
340 /* 1502 */ "F15\000"
341 /* 1506 */ "F_HI15\000"
342 /* 1513 */ "FCR15\000"
343 /* 1519 */ "HWR15\000"
344 /* 1525 */ "W15\000"
345 /* 1529 */ "COP025\000"
346 /* 1536 */ "COP225\000"
347 /* 1543 */ "COP325\000"
348 /* 1550 */ "MSA25\000"
349 /* 1556 */ "F25\000"
350 /* 1560 */ "F_HI25\000"
351 /* 1567 */ "COP25\000"
352 /* 1573 */ "FCR25\000"
353 /* 1579 */ "HWR25\000"
354 /* 1585 */ "W25\000"
355 /* 1589 */ "COP35\000"
356 /* 1595 */ "FCC5\000"
357 /* 1600 */ "D5\000"
358 /* 1603 */ "F5\000"
359 /* 1606 */ "F_HI5\000"
360 /* 1612 */ "FCR5\000"
361 /* 1617 */ "HWR5\000"
362 /* 1622 */ "W5\000"
363 /* 1625 */ "COP06\000"
364 /* 1631 */ "COP016\000"
365 /* 1638 */ "COP216\000"
366 /* 1645 */ "COP316\000"
367 /* 1652 */ "MSA16\000"
368 /* 1658 */ "F16\000"
369 /* 1662 */ "F_HI16\000"
370 /* 1669 */ "FCR16\000"
371 /* 1675 */ "HWR16\000"
372 /* 1681 */ "W16\000"
373 /* 1685 */ "COP026\000"
374 /* 1692 */ "COP226\000"
375 /* 1699 */ "COP326\000"
376 /* 1706 */ "MSA26\000"
377 /* 1712 */ "F26\000"
378 /* 1716 */ "F_HI26\000"
379 /* 1723 */ "COP26\000"
380 /* 1729 */ "FCR26\000"
381 /* 1735 */ "HWR26\000"
382 /* 1741 */ "W26\000"
383 /* 1745 */ "COP36\000"
384 /* 1751 */ "FCC6\000"
385 /* 1756 */ "D6\000"
386 /* 1759 */ "F6\000"
387 /* 1762 */ "F_HI6\000"
388 /* 1768 */ "FCR6\000"
389 /* 1773 */ "HWR6\000"
390 /* 1778 */ "W6\000"
391 /* 1781 */ "COP07\000"
392 /* 1787 */ "COP017\000"
393 /* 1794 */ "COP217\000"
394 /* 1801 */ "COP317\000"
395 /* 1808 */ "MSA17\000"
396 /* 1814 */ "F17\000"
397 /* 1818 */ "F_HI17\000"
398 /* 1825 */ "FCR17\000"
399 /* 1831 */ "HWR17\000"
400 /* 1837 */ "W17\000"
401 /* 1841 */ "COP027\000"
402 /* 1848 */ "COP227\000"
403 /* 1855 */ "COP327\000"
404 /* 1862 */ "MSA27\000"
405 /* 1868 */ "F27\000"
406 /* 1872 */ "F_HI27\000"
407 /* 1879 */ "COP27\000"
408 /* 1885 */ "FCR27\000"
409 /* 1891 */ "HWR27\000"
410 /* 1897 */ "W27\000"
411 /* 1901 */ "COP37\000"
412 /* 1907 */ "FCC7\000"
413 /* 1912 */ "D7\000"
414 /* 1915 */ "F7\000"
415 /* 1918 */ "F_HI7\000"
416 /* 1924 */ "FCR7\000"
417 /* 1929 */ "HWR7\000"
418 /* 1934 */ "W7\000"
419 /* 1937 */ "COP08\000"
420 /* 1943 */ "COP018\000"
421 /* 1950 */ "COP218\000"
422 /* 1957 */ "COP318\000"
423 /* 1964 */ "MSA18\000"
424 /* 1970 */ "F18\000"
425 /* 1974 */ "F_HI18\000"
426 /* 1981 */ "FCR18\000"
427 /* 1987 */ "HWR18\000"
428 /* 1993 */ "W18\000"
429 /* 1997 */ "COP028\000"
430 /* 2004 */ "COP228\000"
431 /* 2011 */ "COP328\000"
432 /* 2018 */ "MSA28\000"
433 /* 2024 */ "F28\000"
434 /* 2028 */ "F_HI28\000"
435 /* 2035 */ "COP28\000"
436 /* 2041 */ "FCR28\000"
437 /* 2047 */ "HWR28\000"
438 /* 2053 */ "W28\000"
439 /* 2057 */ "COP38\000"
440 /* 2063 */ "MSA8\000"
441 /* 2068 */ "D8\000"
442 /* 2071 */ "F8\000"
443 /* 2074 */ "F_HI8\000"
444 /* 2080 */ "FCR8\000"
445 /* 2085 */ "HWR8\000"
446 /* 2090 */ "W8\000"
447 /* 2093 */ "COP09\000"
448 /* 2099 */ "COP019\000"
449 /* 2106 */ "COP219\000"
450 /* 2113 */ "COP319\000"
451 /* 2120 */ "MSA19\000"
452 /* 2126 */ "F19\000"
453 /* 2130 */ "F_HI19\000"
454 /* 2137 */ "FCR19\000"
455 /* 2143 */ "HWR19\000"
456 /* 2149 */ "W19\000"
457 /* 2153 */ "DSPOutFlag16_19\000"
458 /* 2169 */ "COP029\000"
459 /* 2176 */ "COP229\000"
460 /* 2183 */ "COP329\000"
461 /* 2190 */ "MSA29\000"
462 /* 2196 */ "F29\000"
463 /* 2200 */ "F_HI29\000"
464 /* 2207 */ "COP29\000"
465 /* 2213 */ "FCR29\000"
466 /* 2219 */ "HWR29\000"
467 /* 2225 */ "W29\000"
468 /* 2229 */ "COP39\000"
469 /* 2235 */ "MSA9\000"
470 /* 2240 */ "D9\000"
471 /* 2243 */ "F9\000"
472 /* 2246 */ "F_HI9\000"
473 /* 2252 */ "FCR9\000"
474 /* 2257 */ "HWR9\000"
475 /* 2262 */ "W9\000"
476 /* 2265 */ "PC\000"
477 /* 2268 */ "DSPEFI\000"
478 /* 2275 */ "MSAIR\000"
479 /* 2281 */ "MSACSR\000"
480 /* 2288 */ "DSPCCond\000"
481 /* 2297 */ "MSASave\000"
482 /* 2305 */ "DSPOutFlag\000"
483 /* 2316 */ "MSAMap\000"
484 /* 2323 */ "MSAUnmap\000"
485 /* 2332 */ "DSPPos\000"
486 /* 2339 */ "MSAAccess\000"
487 /* 2349 */ "DSPSCount\000"
488 /* 2359 */ "MSARequest\000"
489 /* 2370 */ "MSAModify\000"
490 /* 2380 */ "DSPCarry\000"
491};
492#ifdef __GNUC__
493#pragma GCC diagnostic pop
494#endif
495
496extern const MCRegisterDesc MipsRegDesc[] = { // Descriptors
497 { .Name: 5, .SubRegs: 0, .SuperRegs: 0, .SubRegIndices: 0, .RegUnits: 0, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
498 { .Name: 2288, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4096, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
499 { .Name: 2380, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4097, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
500 { .Name: 2268, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4098, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
501 { .Name: 2305, .SubRegs: 106, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 458755, .RegUnitLaneMasks: 1, .IsConstant: 0, .IsArtificial: 0 },
502 { .Name: 2332, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4104, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
503 { .Name: 2349, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4105, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
504 { .Name: 2339, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4106, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
505 { .Name: 2281, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4107, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
506 { .Name: 2275, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4108, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
507 { .Name: 2316, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4109, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
508 { .Name: 2370, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4110, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
509 { .Name: 2359, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4111, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
510 { .Name: 2297, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4112, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
511 { .Name: 2323, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4113, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
512 { .Name: 2265, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4114, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
513 { .Name: 197, .SubRegs: 24, .SuperRegs: 171, .SubRegIndices: 7, .RegUnits: 450579, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
514 { .Name: 440, .SubRegs: 24, .SuperRegs: 1, .SubRegIndices: 7, .RegUnits: 450581, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
515 { .Name: 629, .SubRegs: 24, .SuperRegs: 1, .SubRegIndices: 7, .RegUnits: 450583, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
516 { .Name: 818, .SubRegs: 24, .SuperRegs: 1, .SubRegIndices: 7, .RegUnits: 450585, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
517 { .Name: 0, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4123, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
518 { .Name: 243, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4124, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
519 { .Name: 486, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4125, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
520 { .Name: 675, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4126, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
521 { .Name: 856, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4127, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
522 { .Name: 1465, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4128, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
523 { .Name: 1625, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4129, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
524 { .Name: 1781, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4130, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
525 { .Name: 1937, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4131, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
526 { .Name: 2093, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4132, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
527 { .Name: 102, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4133, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
528 { .Name: 345, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4134, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
529 { .Name: 588, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4135, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
530 { .Name: 777, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4136, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
531 { .Name: 958, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4137, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
532 { .Name: 1567, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4138, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
533 { .Name: 1723, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4139, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
534 { .Name: 1879, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4140, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
535 { .Name: 2035, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4141, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
536 { .Name: 2207, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4142, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
537 { .Name: 175, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4143, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
538 { .Name: 418, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4144, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
539 { .Name: 623, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4145, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
540 { .Name: 812, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4146, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
541 { .Name: 980, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4147, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
542 { .Name: 1589, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4148, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
543 { .Name: 1745, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4149, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
544 { .Name: 1901, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4150, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
545 { .Name: 2057, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4151, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
546 { .Name: 2229, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4152, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
547 { .Name: 6, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4153, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
548 { .Name: 249, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4154, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
549 { .Name: 492, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4155, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
550 { .Name: 681, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4156, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
551 { .Name: 862, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4157, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
552 { .Name: 1471, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4158, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
553 { .Name: 1631, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4159, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
554 { .Name: 1787, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4160, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
555 { .Name: 1943, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4161, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
556 { .Name: 2099, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4162, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
557 { .Name: 64, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4163, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
558 { .Name: 307, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4164, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
559 { .Name: 550, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4165, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
560 { .Name: 739, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4166, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
561 { .Name: 920, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4167, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
562 { .Name: 1529, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4168, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
563 { .Name: 1685, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4169, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
564 { .Name: 1841, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4170, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
565 { .Name: 1997, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4171, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
566 { .Name: 2169, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4172, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
567 { .Name: 137, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4173, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
568 { .Name: 380, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4174, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
569 { .Name: 13, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4175, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
570 { .Name: 256, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4176, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
571 { .Name: 499, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4177, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
572 { .Name: 688, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4178, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
573 { .Name: 869, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4179, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
574 { .Name: 1478, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4180, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
575 { .Name: 1638, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4181, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
576 { .Name: 1794, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4182, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
577 { .Name: 1950, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4183, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
578 { .Name: 2106, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4184, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
579 { .Name: 71, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4185, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
580 { .Name: 314, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4186, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
581 { .Name: 557, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4187, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
582 { .Name: 746, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4188, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
583 { .Name: 927, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4189, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
584 { .Name: 1536, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4190, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
585 { .Name: 1692, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4191, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
586 { .Name: 1848, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4192, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
587 { .Name: 2004, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4193, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
588 { .Name: 2176, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4194, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
589 { .Name: 144, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4195, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
590 { .Name: 387, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4196, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
591 { .Name: 20, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4197, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
592 { .Name: 263, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4198, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
593 { .Name: 506, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4199, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
594 { .Name: 695, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4200, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
595 { .Name: 876, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4201, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
596 { .Name: 1485, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4202, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
597 { .Name: 1645, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4203, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
598 { .Name: 1801, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4204, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
599 { .Name: 1957, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4205, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
600 { .Name: 2113, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4206, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
601 { .Name: 78, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4207, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
602 { .Name: 321, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4208, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
603 { .Name: 564, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4209, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
604 { .Name: 753, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4210, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
605 { .Name: 934, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4211, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
606 { .Name: 1543, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4212, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
607 { .Name: 1699, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4213, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
608 { .Name: 1855, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4214, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
609 { .Name: 2011, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4215, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
610 { .Name: 2183, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4216, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
611 { .Name: 151, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4217, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
612 { .Name: 394, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4218, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
613 { .Name: 206, .SubRegs: 117, .SuperRegs: 1, .SubRegIndices: 7, .RegUnits: 450683, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
614 { .Name: 449, .SubRegs: 120, .SuperRegs: 1, .SubRegIndices: 7, .RegUnits: 450685, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
615 { .Name: 638, .SubRegs: 123, .SuperRegs: 1, .SubRegIndices: 7, .RegUnits: 450687, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
616 { .Name: 827, .SubRegs: 126, .SuperRegs: 1, .SubRegIndices: 7, .RegUnits: 450689, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
617 { .Name: 1440, .SubRegs: 129, .SuperRegs: 1, .SubRegIndices: 7, .RegUnits: 450691, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
618 { .Name: 1600, .SubRegs: 132, .SuperRegs: 1, .SubRegIndices: 7, .RegUnits: 450693, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
619 { .Name: 1756, .SubRegs: 135, .SuperRegs: 1, .SubRegIndices: 7, .RegUnits: 450695, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
620 { .Name: 1912, .SubRegs: 138, .SuperRegs: 1, .SubRegIndices: 7, .RegUnits: 450697, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
621 { .Name: 2068, .SubRegs: 141, .SuperRegs: 1, .SubRegIndices: 7, .RegUnits: 450699, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
622 { .Name: 2240, .SubRegs: 144, .SuperRegs: 1, .SubRegIndices: 7, .RegUnits: 450701, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
623 { .Name: 33, .SubRegs: 147, .SuperRegs: 1, .SubRegIndices: 7, .RegUnits: 450703, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
624 { .Name: 276, .SubRegs: 150, .SuperRegs: 1, .SubRegIndices: 7, .RegUnits: 450705, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
625 { .Name: 519, .SubRegs: 153, .SuperRegs: 1, .SubRegIndices: 7, .RegUnits: 450707, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
626 { .Name: 708, .SubRegs: 156, .SuperRegs: 1, .SubRegIndices: 7, .RegUnits: 450709, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
627 { .Name: 889, .SubRegs: 159, .SuperRegs: 1, .SubRegIndices: 7, .RegUnits: 450711, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
628 { .Name: 1498, .SubRegs: 162, .SuperRegs: 1, .SubRegIndices: 7, .RegUnits: 450713, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
629 { .Name: 124, .SubRegs: 1, .SuperRegs: 20, .SubRegIndices: 1, .RegUnits: 4100, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
630 { .Name: 367, .SubRegs: 1, .SuperRegs: 18, .SubRegIndices: 1, .RegUnits: 4101, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
631 { .Name: 610, .SubRegs: 1, .SuperRegs: 16, .SubRegIndices: 1, .RegUnits: 4102, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
632 { .Name: 799, .SubRegs: 1, .SuperRegs: 14, .SubRegIndices: 1, .RegUnits: 4103, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
633 { .Name: 209, .SubRegs: 1, .SuperRegs: 38, .SubRegIndices: 1, .RegUnits: 4219, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
634 { .Name: 452, .SubRegs: 1, .SuperRegs: 42, .SubRegIndices: 1, .RegUnits: 4220, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
635 { .Name: 641, .SubRegs: 1, .SuperRegs: 42, .SubRegIndices: 1, .RegUnits: 4221, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
636 { .Name: 830, .SubRegs: 1, .SuperRegs: 46, .SubRegIndices: 1, .RegUnits: 4222, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
637 { .Name: 1443, .SubRegs: 1, .SuperRegs: 46, .SubRegIndices: 1, .RegUnits: 4223, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
638 { .Name: 1603, .SubRegs: 1, .SuperRegs: 50, .SubRegIndices: 1, .RegUnits: 4224, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
639 { .Name: 1759, .SubRegs: 1, .SuperRegs: 50, .SubRegIndices: 1, .RegUnits: 4225, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
640 { .Name: 1915, .SubRegs: 1, .SuperRegs: 54, .SubRegIndices: 1, .RegUnits: 4226, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
641 { .Name: 2071, .SubRegs: 1, .SuperRegs: 54, .SubRegIndices: 1, .RegUnits: 4227, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
642 { .Name: 2243, .SubRegs: 1, .SuperRegs: 58, .SubRegIndices: 1, .RegUnits: 4228, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
643 { .Name: 37, .SubRegs: 1, .SuperRegs: 58, .SubRegIndices: 1, .RegUnits: 4229, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
644 { .Name: 280, .SubRegs: 1, .SuperRegs: 62, .SubRegIndices: 1, .RegUnits: 4230, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
645 { .Name: 523, .SubRegs: 1, .SuperRegs: 62, .SubRegIndices: 1, .RegUnits: 4231, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
646 { .Name: 712, .SubRegs: 1, .SuperRegs: 66, .SubRegIndices: 1, .RegUnits: 4232, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
647 { .Name: 893, .SubRegs: 1, .SuperRegs: 66, .SubRegIndices: 1, .RegUnits: 4233, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
648 { .Name: 1502, .SubRegs: 1, .SuperRegs: 70, .SubRegIndices: 1, .RegUnits: 4234, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
649 { .Name: 1658, .SubRegs: 1, .SuperRegs: 70, .SubRegIndices: 1, .RegUnits: 4235, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
650 { .Name: 1814, .SubRegs: 1, .SuperRegs: 74, .SubRegIndices: 1, .RegUnits: 4236, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
651 { .Name: 1970, .SubRegs: 1, .SuperRegs: 74, .SubRegIndices: 1, .RegUnits: 4237, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
652 { .Name: 2126, .SubRegs: 1, .SuperRegs: 78, .SubRegIndices: 1, .RegUnits: 4238, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
653 { .Name: 91, .SubRegs: 1, .SuperRegs: 78, .SubRegIndices: 1, .RegUnits: 4239, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
654 { .Name: 334, .SubRegs: 1, .SuperRegs: 82, .SubRegIndices: 1, .RegUnits: 4240, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
655 { .Name: 577, .SubRegs: 1, .SuperRegs: 82, .SubRegIndices: 1, .RegUnits: 4241, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
656 { .Name: 766, .SubRegs: 1, .SuperRegs: 86, .SubRegIndices: 1, .RegUnits: 4242, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
657 { .Name: 947, .SubRegs: 1, .SuperRegs: 86, .SubRegIndices: 1, .RegUnits: 4243, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
658 { .Name: 1556, .SubRegs: 1, .SuperRegs: 90, .SubRegIndices: 1, .RegUnits: 4244, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
659 { .Name: 1712, .SubRegs: 1, .SuperRegs: 90, .SubRegIndices: 1, .RegUnits: 4245, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
660 { .Name: 1868, .SubRegs: 1, .SuperRegs: 94, .SubRegIndices: 1, .RegUnits: 4246, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
661 { .Name: 2024, .SubRegs: 1, .SuperRegs: 94, .SubRegIndices: 1, .RegUnits: 4247, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
662 { .Name: 2196, .SubRegs: 1, .SuperRegs: 98, .SubRegIndices: 1, .RegUnits: 4248, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
663 { .Name: 164, .SubRegs: 1, .SuperRegs: 98, .SubRegIndices: 1, .RegUnits: 4249, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
664 { .Name: 407, .SubRegs: 1, .SuperRegs: 102, .SubRegIndices: 1, .RegUnits: 4250, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
665 { .Name: 201, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4251, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
666 { .Name: 444, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4252, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
667 { .Name: 633, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4253, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
668 { .Name: 822, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4254, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
669 { .Name: 1435, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4255, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
670 { .Name: 1595, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4256, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
671 { .Name: 1751, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4257, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
672 { .Name: 1907, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4258, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
673 { .Name: 230, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4259, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
674 { .Name: 473, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4260, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
675 { .Name: 662, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4261, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
676 { .Name: 843, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4262, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
677 { .Name: 1452, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4263, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
678 { .Name: 1612, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4264, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
679 { .Name: 1768, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4265, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
680 { .Name: 1924, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4266, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
681 { .Name: 2080, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4267, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
682 { .Name: 2252, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4268, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
683 { .Name: 48, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4269, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
684 { .Name: 291, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4270, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
685 { .Name: 534, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4271, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
686 { .Name: 723, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4272, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
687 { .Name: 904, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4273, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
688 { .Name: 1513, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4274, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
689 { .Name: 1669, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4275, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
690 { .Name: 1825, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4276, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
691 { .Name: 1981, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4277, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
692 { .Name: 2137, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4278, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
693 { .Name: 108, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4279, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
694 { .Name: 351, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4280, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
695 { .Name: 594, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4281, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
696 { .Name: 783, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4282, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
697 { .Name: 964, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4283, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
698 { .Name: 1573, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4284, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
699 { .Name: 1729, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4285, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
700 { .Name: 1885, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4286, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
701 { .Name: 2041, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4287, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
702 { .Name: 2213, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4288, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
703 { .Name: 181, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4289, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
704 { .Name: 424, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4290, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
705 { .Name: 212, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4291, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
706 { .Name: 455, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4292, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
707 { .Name: 644, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4293, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
708 { .Name: 833, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4294, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
709 { .Name: 1446, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4295, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
710 { .Name: 1606, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4296, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
711 { .Name: 1762, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4297, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
712 { .Name: 1918, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4298, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
713 { .Name: 2074, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4299, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
714 { .Name: 2246, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4300, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
715 { .Name: 41, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4301, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
716 { .Name: 284, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4302, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
717 { .Name: 527, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4303, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
718 { .Name: 716, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4304, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
719 { .Name: 897, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4305, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
720 { .Name: 1506, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4306, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
721 { .Name: 1662, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4307, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
722 { .Name: 1818, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4308, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
723 { .Name: 1974, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4309, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
724 { .Name: 2130, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4310, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
725 { .Name: 95, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4311, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
726 { .Name: 338, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4312, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
727 { .Name: 581, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4313, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
728 { .Name: 770, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4314, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
729 { .Name: 951, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4315, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
730 { .Name: 1560, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4316, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
731 { .Name: 1716, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4317, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
732 { .Name: 1872, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4318, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
733 { .Name: 2028, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4319, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
734 { .Name: 2200, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4320, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
735 { .Name: 168, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4321, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
736 { .Name: 411, .SubRegs: 1, .SuperRegs: 35, .SubRegIndices: 1, .RegUnits: 4322, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
737 { .Name: 214, .SubRegs: 1, .SuperRegs: 31, .SubRegIndices: 1, .RegUnits: 4116, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
738 { .Name: 457, .SubRegs: 1, .SuperRegs: 8, .SubRegIndices: 1, .RegUnits: 4118, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
739 { .Name: 646, .SubRegs: 1, .SuperRegs: 8, .SubRegIndices: 1, .RegUnits: 4120, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
740 { .Name: 835, .SubRegs: 1, .SuperRegs: 8, .SubRegIndices: 1, .RegUnits: 4122, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
741 { .Name: 235, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4323, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
742 { .Name: 478, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4324, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
743 { .Name: 667, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4325, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
744 { .Name: 848, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4326, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
745 { .Name: 1457, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4327, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
746 { .Name: 1617, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4328, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
747 { .Name: 1773, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4329, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
748 { .Name: 1929, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4330, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
749 { .Name: 2085, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4331, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
750 { .Name: 2257, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4332, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
751 { .Name: 54, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4333, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
752 { .Name: 297, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4334, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
753 { .Name: 540, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4335, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
754 { .Name: 729, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4336, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
755 { .Name: 910, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4337, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
756 { .Name: 1519, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4338, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
757 { .Name: 1675, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4339, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
758 { .Name: 1831, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4340, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
759 { .Name: 1987, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4341, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
760 { .Name: 2143, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4342, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
761 { .Name: 114, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4343, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
762 { .Name: 357, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4344, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
763 { .Name: 600, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4345, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
764 { .Name: 789, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4346, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
765 { .Name: 970, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4347, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
766 { .Name: 1579, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4348, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
767 { .Name: 1735, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4349, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
768 { .Name: 1891, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4350, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
769 { .Name: 2047, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4351, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
770 { .Name: 2219, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4352, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
771 { .Name: 187, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4353, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
772 { .Name: 430, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4354, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
773 { .Name: 223, .SubRegs: 1, .SuperRegs: 27, .SubRegIndices: 1, .RegUnits: 4115, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
774 { .Name: 466, .SubRegs: 1, .SuperRegs: 2, .SubRegIndices: 1, .RegUnits: 4117, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
775 { .Name: 655, .SubRegs: 1, .SuperRegs: 2, .SubRegIndices: 1, .RegUnits: 4119, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
776 { .Name: 839, .SubRegs: 1, .SuperRegs: 2, .SubRegIndices: 1, .RegUnits: 4121, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
777 { .Name: 218, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4355, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
778 { .Name: 461, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4356, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
779 { .Name: 650, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4357, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
780 { .Name: 2063, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4358, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
781 { .Name: 2235, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4359, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
782 { .Name: 27, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4360, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
783 { .Name: 270, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4361, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
784 { .Name: 513, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4362, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
785 { .Name: 702, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4363, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
786 { .Name: 883, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4364, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
787 { .Name: 1492, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4365, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
788 { .Name: 1652, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4366, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
789 { .Name: 1808, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4367, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
790 { .Name: 1964, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4368, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
791 { .Name: 2120, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4369, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
792 { .Name: 85, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4370, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
793 { .Name: 328, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4371, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
794 { .Name: 571, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4372, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
795 { .Name: 760, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4373, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
796 { .Name: 941, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4374, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
797 { .Name: 1550, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4375, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
798 { .Name: 1706, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4376, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
799 { .Name: 1862, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4377, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
800 { .Name: 2018, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4378, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
801 { .Name: 2190, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4379, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
802 { .Name: 158, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4380, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
803 { .Name: 401, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4381, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
804 { .Name: 227, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4382, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
805 { .Name: 470, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4383, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
806 { .Name: 659, .SubRegs: 1, .SuperRegs: 1, .SubRegIndices: 1, .RegUnits: 4384, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
807 { .Name: 232, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4385, .RegUnitLaneMasks: 8, .IsConstant: 1, .IsArtificial: 0 },
808 { .Name: 475, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4386, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
809 { .Name: 664, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4387, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
810 { .Name: 845, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4388, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
811 { .Name: 1454, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4389, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
812 { .Name: 1614, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4390, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
813 { .Name: 1770, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4391, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
814 { .Name: 1926, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4392, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
815 { .Name: 2082, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4393, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
816 { .Name: 2254, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4394, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
817 { .Name: 50, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4395, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
818 { .Name: 293, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4396, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
819 { .Name: 536, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4397, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
820 { .Name: 725, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4398, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
821 { .Name: 906, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4399, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
822 { .Name: 1515, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4400, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
823 { .Name: 1671, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4401, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
824 { .Name: 1827, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4402, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
825 { .Name: 1983, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4403, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
826 { .Name: 2139, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4404, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
827 { .Name: 110, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4405, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
828 { .Name: 353, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4406, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
829 { .Name: 596, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4407, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
830 { .Name: 785, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4408, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
831 { .Name: 966, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4409, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
832 { .Name: 1575, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4410, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
833 { .Name: 1731, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4411, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
834 { .Name: 1887, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4412, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
835 { .Name: 2043, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4413, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
836 { .Name: 2215, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4414, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
837 { .Name: 183, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4415, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
838 { .Name: 426, .SubRegs: 1, .SuperRegs: 169, .SubRegIndices: 1, .RegUnits: 4416, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
839 { .Name: 240, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684155, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
840 { .Name: 483, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684156, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
841 { .Name: 672, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684157, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
842 { .Name: 853, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684158, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
843 { .Name: 1462, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684159, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
844 { .Name: 1622, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684160, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
845 { .Name: 1778, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684161, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
846 { .Name: 1934, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684162, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
847 { .Name: 2090, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684163, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
848 { .Name: 2262, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684164, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
849 { .Name: 60, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684165, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
850 { .Name: 303, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684166, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
851 { .Name: 546, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684167, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
852 { .Name: 735, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684168, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
853 { .Name: 916, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684169, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
854 { .Name: 1525, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684170, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
855 { .Name: 1681, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684171, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
856 { .Name: 1837, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684172, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
857 { .Name: 1993, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684173, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
858 { .Name: 2149, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684174, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
859 { .Name: 120, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684175, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
860 { .Name: 363, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684176, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
861 { .Name: 606, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684177, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
862 { .Name: 795, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684178, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
863 { .Name: 976, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684179, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
864 { .Name: 1585, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684180, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
865 { .Name: 1741, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684181, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
866 { .Name: 1897, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684182, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
867 { .Name: 2053, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684183, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
868 { .Name: 2225, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684184, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
869 { .Name: 193, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684185, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
870 { .Name: 436, .SubRegs: 165, .SuperRegs: 1, .SubRegIndices: 6, .RegUnits: 684186, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
871 { .Name: 1028, .SubRegs: 4, .SuperRegs: 1, .SubRegIndices: 9, .RegUnits: 450579, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
872 { .Name: 1035, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684155, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
873 { .Name: 1103, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684156, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
874 { .Name: 1143, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684157, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
875 { .Name: 1183, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684158, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
876 { .Name: 1223, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684159, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
877 { .Name: 1263, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684160, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
878 { .Name: 1303, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684161, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
879 { .Name: 1343, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684162, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
880 { .Name: 1383, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684163, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
881 { .Name: 1423, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684164, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
882 { .Name: 986, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684165, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
883 { .Name: 1061, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684166, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
884 { .Name: 1115, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684167, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
885 { .Name: 1155, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684168, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
886 { .Name: 1195, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684169, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
887 { .Name: 1235, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684170, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
888 { .Name: 1275, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684171, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
889 { .Name: 1315, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684172, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
890 { .Name: 1355, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684173, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
891 { .Name: 1395, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684174, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
892 { .Name: 1000, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684175, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
893 { .Name: 1075, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684176, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
894 { .Name: 1129, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684177, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
895 { .Name: 1169, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684178, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
896 { .Name: 1209, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684179, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
897 { .Name: 1249, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684180, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
898 { .Name: 1289, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684181, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
899 { .Name: 1329, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684182, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
900 { .Name: 1369, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684183, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
901 { .Name: 1409, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684184, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
902 { .Name: 1014, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684185, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
903 { .Name: 1089, .SubRegs: 166, .SuperRegs: 36, .SubRegIndices: 7, .RegUnits: 684186, .RegUnitLaneMasks: 6, .IsConstant: 0, .IsArtificial: 0 },
904 { .Name: 2153, .SubRegs: 1, .SuperRegs: 0, .SubRegIndices: 1, .RegUnits: 4099, .RegUnitLaneMasks: 8, .IsConstant: 0, .IsArtificial: 0 },
905 { .Name: 1041, .SubRegs: 10, .SuperRegs: 33, .SubRegIndices: 0, .RegUnits: 4116, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
906 { .Name: 1048, .SubRegs: 12, .SuperRegs: 29, .SubRegIndices: 0, .RegUnits: 4115, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
907 { .Name: 1055, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4385, .RegUnitLaneMasks: 0, .IsConstant: 1, .IsArtificial: 0 },
908 { .Name: 1109, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4386, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
909 { .Name: 1149, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4387, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
910 { .Name: 1189, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4388, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
911 { .Name: 1229, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4389, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
912 { .Name: 1269, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4390, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
913 { .Name: 1309, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4391, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
914 { .Name: 1349, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4392, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
915 { .Name: 1389, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4393, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
916 { .Name: 1429, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4394, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
917 { .Name: 993, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4395, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
918 { .Name: 1068, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4396, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
919 { .Name: 1122, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4397, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
920 { .Name: 1162, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4398, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
921 { .Name: 1202, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4399, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
922 { .Name: 1242, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4400, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
923 { .Name: 1282, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4401, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
924 { .Name: 1322, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4402, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
925 { .Name: 1362, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4403, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
926 { .Name: 1402, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4404, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
927 { .Name: 1007, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4405, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
928 { .Name: 1082, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4406, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
929 { .Name: 1136, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4407, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
930 { .Name: 1176, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4408, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
931 { .Name: 1216, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4409, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
932 { .Name: 1256, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4410, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
933 { .Name: 1296, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4411, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
934 { .Name: 1336, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4412, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
935 { .Name: 1376, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4413, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
936 { .Name: 1416, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4414, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
937 { .Name: 1021, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4415, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
938 { .Name: 1096, .SubRegs: 22, .SuperRegs: 1, .SubRegIndices: 0, .RegUnits: 4416, .RegUnitLaneMasks: 0, .IsConstant: 0, .IsArtificial: 0 },
939};
940
941extern const MCPhysReg MipsRegUnitRoots[][2] = {
942 { Mips::DSPCCond },
943 { Mips::DSPCarry },
944 { Mips::DSPEFI },
945 { Mips::DSPOutFlag16_19 },
946 { Mips::DSPOutFlag20 },
947 { Mips::DSPOutFlag21 },
948 { Mips::DSPOutFlag22 },
949 { Mips::DSPOutFlag23 },
950 { Mips::DSPPos },
951 { Mips::DSPSCount },
952 { Mips::MSAAccess },
953 { Mips::MSACSR },
954 { Mips::MSAIR },
955 { Mips::MSAMap },
956 { Mips::MSAModify },
957 { Mips::MSARequest },
958 { Mips::MSASave },
959 { Mips::MSAUnmap },
960 { Mips::PC },
961 { Mips::LO0 },
962 { Mips::HI0 },
963 { Mips::LO1 },
964 { Mips::HI1 },
965 { Mips::LO2 },
966 { Mips::HI2 },
967 { Mips::LO3 },
968 { Mips::HI3 },
969 { Mips::COP00 },
970 { Mips::COP01 },
971 { Mips::COP02 },
972 { Mips::COP03 },
973 { Mips::COP04 },
974 { Mips::COP05 },
975 { Mips::COP06 },
976 { Mips::COP07 },
977 { Mips::COP08 },
978 { Mips::COP09 },
979 { Mips::COP20 },
980 { Mips::COP21 },
981 { Mips::COP22 },
982 { Mips::COP23 },
983 { Mips::COP24 },
984 { Mips::COP25 },
985 { Mips::COP26 },
986 { Mips::COP27 },
987 { Mips::COP28 },
988 { Mips::COP29 },
989 { Mips::COP30 },
990 { Mips::COP31 },
991 { Mips::COP32 },
992 { Mips::COP33 },
993 { Mips::COP34 },
994 { Mips::COP35 },
995 { Mips::COP36 },
996 { Mips::COP37 },
997 { Mips::COP38 },
998 { Mips::COP39 },
999 { Mips::COP010 },
1000 { Mips::COP011 },
1001 { Mips::COP012 },
1002 { Mips::COP013 },
1003 { Mips::COP014 },
1004 { Mips::COP015 },
1005 { Mips::COP016 },
1006 { Mips::COP017 },
1007 { Mips::COP018 },
1008 { Mips::COP019 },
1009 { Mips::COP020 },
1010 { Mips::COP021 },
1011 { Mips::COP022 },
1012 { Mips::COP023 },
1013 { Mips::COP024 },
1014 { Mips::COP025 },
1015 { Mips::COP026 },
1016 { Mips::COP027 },
1017 { Mips::COP028 },
1018 { Mips::COP029 },
1019 { Mips::COP030 },
1020 { Mips::COP031 },
1021 { Mips::COP210 },
1022 { Mips::COP211 },
1023 { Mips::COP212 },
1024 { Mips::COP213 },
1025 { Mips::COP214 },
1026 { Mips::COP215 },
1027 { Mips::COP216 },
1028 { Mips::COP217 },
1029 { Mips::COP218 },
1030 { Mips::COP219 },
1031 { Mips::COP220 },
1032 { Mips::COP221 },
1033 { Mips::COP222 },
1034 { Mips::COP223 },
1035 { Mips::COP224 },
1036 { Mips::COP225 },
1037 { Mips::COP226 },
1038 { Mips::COP227 },
1039 { Mips::COP228 },
1040 { Mips::COP229 },
1041 { Mips::COP230 },
1042 { Mips::COP231 },
1043 { Mips::COP310 },
1044 { Mips::COP311 },
1045 { Mips::COP312 },
1046 { Mips::COP313 },
1047 { Mips::COP314 },
1048 { Mips::COP315 },
1049 { Mips::COP316 },
1050 { Mips::COP317 },
1051 { Mips::COP318 },
1052 { Mips::COP319 },
1053 { Mips::COP320 },
1054 { Mips::COP321 },
1055 { Mips::COP322 },
1056 { Mips::COP323 },
1057 { Mips::COP324 },
1058 { Mips::COP325 },
1059 { Mips::COP326 },
1060 { Mips::COP327 },
1061 { Mips::COP328 },
1062 { Mips::COP329 },
1063 { Mips::COP330 },
1064 { Mips::COP331 },
1065 { Mips::F0 },
1066 { Mips::F1 },
1067 { Mips::F2 },
1068 { Mips::F3 },
1069 { Mips::F4 },
1070 { Mips::F5 },
1071 { Mips::F6 },
1072 { Mips::F7 },
1073 { Mips::F8 },
1074 { Mips::F9 },
1075 { Mips::F10 },
1076 { Mips::F11 },
1077 { Mips::F12 },
1078 { Mips::F13 },
1079 { Mips::F14 },
1080 { Mips::F15 },
1081 { Mips::F16 },
1082 { Mips::F17 },
1083 { Mips::F18 },
1084 { Mips::F19 },
1085 { Mips::F20 },
1086 { Mips::F21 },
1087 { Mips::F22 },
1088 { Mips::F23 },
1089 { Mips::F24 },
1090 { Mips::F25 },
1091 { Mips::F26 },
1092 { Mips::F27 },
1093 { Mips::F28 },
1094 { Mips::F29 },
1095 { Mips::F30 },
1096 { Mips::F31 },
1097 { Mips::FCC0 },
1098 { Mips::FCC1 },
1099 { Mips::FCC2 },
1100 { Mips::FCC3 },
1101 { Mips::FCC4 },
1102 { Mips::FCC5 },
1103 { Mips::FCC6 },
1104 { Mips::FCC7 },
1105 { Mips::FCR0 },
1106 { Mips::FCR1 },
1107 { Mips::FCR2 },
1108 { Mips::FCR3 },
1109 { Mips::FCR4 },
1110 { Mips::FCR5 },
1111 { Mips::FCR6 },
1112 { Mips::FCR7 },
1113 { Mips::FCR8 },
1114 { Mips::FCR9 },
1115 { Mips::FCR10 },
1116 { Mips::FCR11 },
1117 { Mips::FCR12 },
1118 { Mips::FCR13 },
1119 { Mips::FCR14 },
1120 { Mips::FCR15 },
1121 { Mips::FCR16 },
1122 { Mips::FCR17 },
1123 { Mips::FCR18 },
1124 { Mips::FCR19 },
1125 { Mips::FCR20 },
1126 { Mips::FCR21 },
1127 { Mips::FCR22 },
1128 { Mips::FCR23 },
1129 { Mips::FCR24 },
1130 { Mips::FCR25 },
1131 { Mips::FCR26 },
1132 { Mips::FCR27 },
1133 { Mips::FCR28 },
1134 { Mips::FCR29 },
1135 { Mips::FCR30 },
1136 { Mips::FCR31 },
1137 { Mips::F_HI0 },
1138 { Mips::F_HI1 },
1139 { Mips::F_HI2 },
1140 { Mips::F_HI3 },
1141 { Mips::F_HI4 },
1142 { Mips::F_HI5 },
1143 { Mips::F_HI6 },
1144 { Mips::F_HI7 },
1145 { Mips::F_HI8 },
1146 { Mips::F_HI9 },
1147 { Mips::F_HI10 },
1148 { Mips::F_HI11 },
1149 { Mips::F_HI12 },
1150 { Mips::F_HI13 },
1151 { Mips::F_HI14 },
1152 { Mips::F_HI15 },
1153 { Mips::F_HI16 },
1154 { Mips::F_HI17 },
1155 { Mips::F_HI18 },
1156 { Mips::F_HI19 },
1157 { Mips::F_HI20 },
1158 { Mips::F_HI21 },
1159 { Mips::F_HI22 },
1160 { Mips::F_HI23 },
1161 { Mips::F_HI24 },
1162 { Mips::F_HI25 },
1163 { Mips::F_HI26 },
1164 { Mips::F_HI27 },
1165 { Mips::F_HI28 },
1166 { Mips::F_HI29 },
1167 { Mips::F_HI30 },
1168 { Mips::F_HI31 },
1169 { Mips::HWR0 },
1170 { Mips::HWR1 },
1171 { Mips::HWR2 },
1172 { Mips::HWR3 },
1173 { Mips::HWR4 },
1174 { Mips::HWR5 },
1175 { Mips::HWR6 },
1176 { Mips::HWR7 },
1177 { Mips::HWR8 },
1178 { Mips::HWR9 },
1179 { Mips::HWR10 },
1180 { Mips::HWR11 },
1181 { Mips::HWR12 },
1182 { Mips::HWR13 },
1183 { Mips::HWR14 },
1184 { Mips::HWR15 },
1185 { Mips::HWR16 },
1186 { Mips::HWR17 },
1187 { Mips::HWR18 },
1188 { Mips::HWR19 },
1189 { Mips::HWR20 },
1190 { Mips::HWR21 },
1191 { Mips::HWR22 },
1192 { Mips::HWR23 },
1193 { Mips::HWR24 },
1194 { Mips::HWR25 },
1195 { Mips::HWR26 },
1196 { Mips::HWR27 },
1197 { Mips::HWR28 },
1198 { Mips::HWR29 },
1199 { Mips::HWR30 },
1200 { Mips::HWR31 },
1201 { Mips::MPL0 },
1202 { Mips::MPL1 },
1203 { Mips::MPL2 },
1204 { Mips::MSA8 },
1205 { Mips::MSA9 },
1206 { Mips::MSA10 },
1207 { Mips::MSA11 },
1208 { Mips::MSA12 },
1209 { Mips::MSA13 },
1210 { Mips::MSA14 },
1211 { Mips::MSA15 },
1212 { Mips::MSA16 },
1213 { Mips::MSA17 },
1214 { Mips::MSA18 },
1215 { Mips::MSA19 },
1216 { Mips::MSA20 },
1217 { Mips::MSA21 },
1218 { Mips::MSA22 },
1219 { Mips::MSA23 },
1220 { Mips::MSA24 },
1221 { Mips::MSA25 },
1222 { Mips::MSA26 },
1223 { Mips::MSA27 },
1224 { Mips::MSA28 },
1225 { Mips::MSA29 },
1226 { Mips::MSA30 },
1227 { Mips::MSA31 },
1228 { Mips::P0 },
1229 { Mips::P1 },
1230 { Mips::P2 },
1231 { Mips::R0 },
1232 { Mips::R1 },
1233 { Mips::R2 },
1234 { Mips::R3 },
1235 { Mips::R4 },
1236 { Mips::R5 },
1237 { Mips::R6 },
1238 { Mips::R7 },
1239 { Mips::R8 },
1240 { Mips::R9 },
1241 { Mips::R10 },
1242 { Mips::R11 },
1243 { Mips::R12 },
1244 { Mips::R13 },
1245 { Mips::R14 },
1246 { Mips::R15 },
1247 { Mips::R16 },
1248 { Mips::R17 },
1249 { Mips::R18 },
1250 { Mips::R19 },
1251 { Mips::R20 },
1252 { Mips::R21 },
1253 { Mips::R22 },
1254 { Mips::R23 },
1255 { Mips::R24 },
1256 { Mips::R25 },
1257 { Mips::R26 },
1258 { Mips::R27 },
1259 { Mips::R28 },
1260 { Mips::R29 },
1261 { Mips::R30 },
1262 { Mips::R31 },
1263};
1264
1265// Register classes...
1266
1267#ifdef __GNUC__
1268#pragma GCC diagnostic push
1269#pragma GCC diagnostic ignored "-Woverlength-strings"
1270#endif
1271extern const char MipsRegClassStrings[] = {
1272 /* 0 */ "COP0\000"
1273 /* 5 */ "HI32\000"
1274 /* 10 */ "LO32\000"
1275 /* 15 */ "GP32\000"
1276 /* 20 */ "SP32\000"
1277 /* 25 */ "FGR32\000"
1278 /* 31 */ "GPR32\000"
1279 /* 37 */ "COP2\000"
1280 /* 42 */ "COP3\000"
1281 /* 47 */ "ACC64\000"
1282 /* 53 */ "HI64\000"
1283 /* 58 */ "LO64\000"
1284 /* 63 */ "GP64\000"
1285 /* 68 */ "SP64\000"
1286 /* 73 */ "AFGR64\000"
1287 /* 80 */ "GPR64\000"
1288 /* 86 */ "GPRMM16\000"
1289 /* 94 */ "ACC128\000"
1290 /* 101 */ "MSA128B\000"
1291 /* 109 */ "FCC\000"
1292 /* 113 */ "DSPCC\000"
1293 /* 119 */ "MSA128D\000"
1294 /* 127 */ "MSA128H\000"
1295 /* 135 */ "OCTEON_MPL\000"
1296 /* 146 */ "GPR64_with_sub_32_in_GPR32ZERO\000"
1297 /* 177 */ "GPR64_with_sub_32_in_GPR32NONZERO\000"
1298 /* 211 */ "HI32DSP\000"
1299 /* 219 */ "LO32DSP\000"
1300 /* 227 */ "ACC64DSP\000"
1301 /* 236 */ "GPR64_with_sub_32_in_CPU16RegsPlusSP\000"
1302 /* 273 */ "OCTEON_P\000"
1303 /* 282 */ "GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MoveP\000"
1304 /* 333 */ "GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MoveP\000"
1305 /* 381 */ "GPR64_with_sub_32_in_GPRMM16MoveP\000"
1306 /* 415 */ "CCR\000"
1307 /* 419 */ "DSPR\000"
1308 /* 424 */ "MSA128W\000"
1309 /* 432 */ "GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePPairSecond\000"
1310 /* 490 */ "GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond\000"
1311 /* 560 */ "GPR64_with_sub_32_in_GPRMM16MovePPairSecond\000"
1312 /* 604 */ "GPR64_with_sub_32_in_CPURAReg\000"
1313 /* 634 */ "CPUSPReg\000"
1314 /* 643 */ "MSACtrl\000"
1315 /* 651 */ "GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16Zero\000"
1316 /* 701 */ "GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero\000"
1317 /* 765 */ "GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16Zero\000"
1318 /* 812 */ "GPR64_with_sub_32_in_GPRMM16Zero\000"
1319 /* 845 */ "GPR64_with_sub_32_in_CPU16Regs\000"
1320 /* 876 */ "HWRegs\000"
1321 /* 883 */ "MSA128WEvens\000"
1322 /* 896 */ "GPR64_with_sub_32_in_GPRMM16MovePPairFirst\000"
1323};
1324#ifdef __GNUC__
1325#pragma GCC diagnostic pop
1326#endif
1327
1328using MipsRegisterClassStorage = MCRegisterClassStorage<68, 766, 205, 321, 18, 194>;
1329inline constexpr MCRegisterClassStorage<68, 766, 205, 321, 18, 194> MipsMCRegisterClassStorage = {
1330 .Classes: {
1331 {
1332 offsetof(MipsRegisterClassStorage, Regs[0]) - 0 * sizeof(MCRegisterClass),
1333 offsetof(MipsRegisterClassStorage, BitSets[0]) - 0 * sizeof(MCRegisterClass),
1334 .NameIdx: 415,
1335 .RegSizeInBits: 32,
1336 .RegsSize: 32,
1337 .RegSetBegin: 176, /* MinRegVal */
1338 .RegSetSize: 32, /* RegSetSize */
1339 .ID: Mips::CCRRegClassID,
1340 .CopyCost: 1, /* CopyCost */
1341 .Allocatable: false, /* Allocatable */
1342 .BaseClass: false,
1343 offsetof(MipsRegisterClassStorage, SubClassMasks[0]) - 0 * sizeof(MCRegisterClass),
1344 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 0 * sizeof(MCRegisterClass),
1345 .LaneMask: LaneBitmask(0x0000000000000001),
1346 .AllocationPriority: 0,
1347 .GlobalPriority: false,
1348 .TSFlags: 0x00, /* TSFlags */
1349 .SpillStackID: 0, /* SpillStackID */
1350 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1351 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1352 offsetof(MipsRegisterClassStorage, SuperClasses[0]) - 0 * sizeof(MCRegisterClass),
1353 .SuperClassesSize: 0
1354 },
1355 {
1356 offsetof(MipsRegisterClassStorage, Regs[32]) - 1 * sizeof(MCRegisterClass),
1357 offsetof(MipsRegisterClassStorage, BitSets[4]) - 1 * sizeof(MCRegisterClass),
1358 .NameIdx: 0,
1359 .RegSizeInBits: 32,
1360 .RegsSize: 32,
1361 .RegSetBegin: 20, /* MinRegVal */
1362 .RegSetSize: 52, /* RegSetSize */
1363 .ID: Mips::COP0RegClassID,
1364 .CopyCost: 1, /* CopyCost */
1365 .Allocatable: false, /* Allocatable */
1366 .BaseClass: false,
1367 offsetof(MipsRegisterClassStorage, SubClassMasks[3]) - 1 * sizeof(MCRegisterClass),
1368 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 1 * sizeof(MCRegisterClass),
1369 .LaneMask: LaneBitmask(0x0000000000000001),
1370 .AllocationPriority: 0,
1371 .GlobalPriority: false,
1372 .TSFlags: 0x00, /* TSFlags */
1373 .SpillStackID: 0, /* SpillStackID */
1374 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1375 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1376 offsetof(MipsRegisterClassStorage, SuperClasses[0]) - 1 * sizeof(MCRegisterClass),
1377 .SuperClassesSize: 0
1378 },
1379 {
1380 offsetof(MipsRegisterClassStorage, Regs[64]) - 2 * sizeof(MCRegisterClass),
1381 offsetof(MipsRegisterClassStorage, BitSets[11]) - 2 * sizeof(MCRegisterClass),
1382 .NameIdx: 37,
1383 .RegSizeInBits: 32,
1384 .RegsSize: 32,
1385 .RegSetBegin: 30, /* MinRegVal */
1386 .RegSetSize: 64, /* RegSetSize */
1387 .ID: Mips::COP2RegClassID,
1388 .CopyCost: 1, /* CopyCost */
1389 .Allocatable: false, /* Allocatable */
1390 .BaseClass: false,
1391 offsetof(MipsRegisterClassStorage, SubClassMasks[6]) - 2 * sizeof(MCRegisterClass),
1392 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 2 * sizeof(MCRegisterClass),
1393 .LaneMask: LaneBitmask(0x0000000000000001),
1394 .AllocationPriority: 0,
1395 .GlobalPriority: false,
1396 .TSFlags: 0x00, /* TSFlags */
1397 .SpillStackID: 0, /* SpillStackID */
1398 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1399 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1400 offsetof(MipsRegisterClassStorage, SuperClasses[0]) - 2 * sizeof(MCRegisterClass),
1401 .SuperClassesSize: 0
1402 },
1403 {
1404 offsetof(MipsRegisterClassStorage, Regs[96]) - 3 * sizeof(MCRegisterClass),
1405 offsetof(MipsRegisterClassStorage, BitSets[19]) - 3 * sizeof(MCRegisterClass),
1406 .NameIdx: 42,
1407 .RegSizeInBits: 32,
1408 .RegsSize: 32,
1409 .RegSetBegin: 40, /* MinRegVal */
1410 .RegSetSize: 76, /* RegSetSize */
1411 .ID: Mips::COP3RegClassID,
1412 .CopyCost: 1, /* CopyCost */
1413 .Allocatable: false, /* Allocatable */
1414 .BaseClass: false,
1415 offsetof(MipsRegisterClassStorage, SubClassMasks[9]) - 3 * sizeof(MCRegisterClass),
1416 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 3 * sizeof(MCRegisterClass),
1417 .LaneMask: LaneBitmask(0x0000000000000001),
1418 .AllocationPriority: 0,
1419 .GlobalPriority: false,
1420 .TSFlags: 0x00, /* TSFlags */
1421 .SpillStackID: 0, /* SpillStackID */
1422 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1423 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1424 offsetof(MipsRegisterClassStorage, SuperClasses[0]) - 3 * sizeof(MCRegisterClass),
1425 .SuperClassesSize: 0
1426 },
1427 {
1428 offsetof(MipsRegisterClassStorage, Regs[128]) - 4 * sizeof(MCRegisterClass),
1429 offsetof(MipsRegisterClassStorage, BitSets[29]) - 4 * sizeof(MCRegisterClass),
1430 .NameIdx: 419,
1431 .RegSizeInBits: 32,
1432 .RegsSize: 32,
1433 .RegSetBegin: 310, /* MinRegVal */
1434 .RegSetSize: 32, /* RegSetSize */
1435 .ID: Mips::DSPRRegClassID,
1436 .CopyCost: 1, /* CopyCost */
1437 .Allocatable: true, /* Allocatable */
1438 .BaseClass: false,
1439 offsetof(MipsRegisterClassStorage, SubClassMasks[12]) - 4 * sizeof(MCRegisterClass),
1440 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 4 * sizeof(MCRegisterClass),
1441 .LaneMask: LaneBitmask(0x0000000000000001),
1442 .AllocationPriority: 0,
1443 .GlobalPriority: false,
1444 .TSFlags: 0x00, /* TSFlags */
1445 .SpillStackID: 0, /* SpillStackID */
1446 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1447 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1448 offsetof(MipsRegisterClassStorage, SuperClasses[0]) - 4 * sizeof(MCRegisterClass),
1449 .SuperClassesSize: 0
1450 },
1451 {
1452 offsetof(MipsRegisterClassStorage, Regs[160]) - 5 * sizeof(MCRegisterClass),
1453 offsetof(MipsRegisterClassStorage, BitSets[33]) - 5 * sizeof(MCRegisterClass),
1454 .NameIdx: 25,
1455 .RegSizeInBits: 32,
1456 .RegsSize: 32,
1457 .RegSetBegin: 136, /* MinRegVal */
1458 .RegSetSize: 32, /* RegSetSize */
1459 .ID: Mips::FGR32RegClassID,
1460 .CopyCost: 1, /* CopyCost */
1461 .Allocatable: true, /* Allocatable */
1462 .BaseClass: false,
1463 offsetof(MipsRegisterClassStorage, SubClassMasks[18]) - 5 * sizeof(MCRegisterClass),
1464 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[9]) - 5 * sizeof(MCRegisterClass),
1465 .LaneMask: LaneBitmask(0x0000000000000001),
1466 .AllocationPriority: 0,
1467 .GlobalPriority: false,
1468 .TSFlags: 0x00, /* TSFlags */
1469 .SpillStackID: 0, /* SpillStackID */
1470 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1471 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1472 offsetof(MipsRegisterClassStorage, SuperClasses[0]) - 5 * sizeof(MCRegisterClass),
1473 .SuperClassesSize: 0
1474 },
1475 {
1476 offsetof(MipsRegisterClassStorage, Regs[192]) - 6 * sizeof(MCRegisterClass),
1477 offsetof(MipsRegisterClassStorage, BitSets[37]) - 6 * sizeof(MCRegisterClass),
1478 .NameIdx: 31,
1479 .RegSizeInBits: 32,
1480 .RegsSize: 32,
1481 .RegSetBegin: 310, /* MinRegVal */
1482 .RegSetSize: 32, /* RegSetSize */
1483 .ID: Mips::GPR32RegClassID,
1484 .CopyCost: 1, /* CopyCost */
1485 .Allocatable: true, /* Allocatable */
1486 .BaseClass: false,
1487 offsetof(MipsRegisterClassStorage, SubClassMasks[27]) - 6 * sizeof(MCRegisterClass),
1488 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 6 * sizeof(MCRegisterClass),
1489 .LaneMask: LaneBitmask(0x0000000000000001),
1490 .AllocationPriority: 0,
1491 .GlobalPriority: false,
1492 .TSFlags: 0x00, /* TSFlags */
1493 .SpillStackID: 0, /* SpillStackID */
1494 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1495 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1496 offsetof(MipsRegisterClassStorage, SuperClasses[0]) - 6 * sizeof(MCRegisterClass),
1497 .SuperClassesSize: 1
1498 },
1499 {
1500 offsetof(MipsRegisterClassStorage, Regs[224]) - 7 * sizeof(MCRegisterClass),
1501 offsetof(MipsRegisterClassStorage, BitSets[41]) - 7 * sizeof(MCRegisterClass),
1502 .NameIdx: 876,
1503 .RegSizeInBits: 32,
1504 .RegsSize: 32,
1505 .RegSetBegin: 244, /* MinRegVal */
1506 .RegSetSize: 32, /* RegSetSize */
1507 .ID: Mips::HWRegsRegClassID,
1508 .CopyCost: 1, /* CopyCost */
1509 .Allocatable: false, /* Allocatable */
1510 .BaseClass: false,
1511 offsetof(MipsRegisterClassStorage, SubClassMasks[33]) - 7 * sizeof(MCRegisterClass),
1512 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 7 * sizeof(MCRegisterClass),
1513 .LaneMask: LaneBitmask(0x0000000000000001),
1514 .AllocationPriority: 0,
1515 .GlobalPriority: false,
1516 .TSFlags: 0x00, /* TSFlags */
1517 .SpillStackID: 0, /* SpillStackID */
1518 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1519 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1520 offsetof(MipsRegisterClassStorage, SuperClasses[1]) - 7 * sizeof(MCRegisterClass),
1521 .SuperClassesSize: 0
1522 },
1523 {
1524 offsetof(MipsRegisterClassStorage, Regs[256]) - 8 * sizeof(MCRegisterClass),
1525 offsetof(MipsRegisterClassStorage, BitSets[45]) - 8 * sizeof(MCRegisterClass),
1526 .NameIdx: 643,
1527 .RegSizeInBits: 32,
1528 .RegsSize: 32,
1529 .RegSetBegin: 7, /* MinRegVal */
1530 .RegSetSize: 300, /* RegSetSize */
1531 .ID: Mips::MSACtrlRegClassID,
1532 .CopyCost: 1, /* CopyCost */
1533 .Allocatable: false, /* Allocatable */
1534 .BaseClass: false,
1535 offsetof(MipsRegisterClassStorage, SubClassMasks[36]) - 8 * sizeof(MCRegisterClass),
1536 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 8 * sizeof(MCRegisterClass),
1537 .LaneMask: LaneBitmask(0x0000000000000001),
1538 .AllocationPriority: 0,
1539 .GlobalPriority: false,
1540 .TSFlags: 0x00, /* TSFlags */
1541 .SpillStackID: 0, /* SpillStackID */
1542 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1543 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1544 offsetof(MipsRegisterClassStorage, SuperClasses[1]) - 8 * sizeof(MCRegisterClass),
1545 .SuperClassesSize: 0
1546 },
1547 {
1548 offsetof(MipsRegisterClassStorage, Regs[288]) - 9 * sizeof(MCRegisterClass),
1549 offsetof(MipsRegisterClassStorage, BitSets[83]) - 9 * sizeof(MCRegisterClass),
1550 .NameIdx: 198,
1551 .RegSizeInBits: 32,
1552 .RegsSize: 31,
1553 .RegSetBegin: 311, /* MinRegVal */
1554 .RegSetSize: 31, /* RegSetSize */
1555 .ID: Mips::GPR32NONZERORegClassID,
1556 .CopyCost: 1, /* CopyCost */
1557 .Allocatable: true, /* Allocatable */
1558 .BaseClass: false,
1559 offsetof(MipsRegisterClassStorage, SubClassMasks[39]) - 9 * sizeof(MCRegisterClass),
1560 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 9 * sizeof(MCRegisterClass),
1561 .LaneMask: LaneBitmask(0x0000000000000001),
1562 .AllocationPriority: 0,
1563 .GlobalPriority: false,
1564 .TSFlags: 0x00, /* TSFlags */
1565 .SpillStackID: 0, /* SpillStackID */
1566 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1567 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1568 offsetof(MipsRegisterClassStorage, SuperClasses[1]) - 9 * sizeof(MCRegisterClass),
1569 .SuperClassesSize: 2
1570 },
1571 {
1572 offsetof(MipsRegisterClassStorage, Regs[319]) - 10 * sizeof(MCRegisterClass),
1573 offsetof(MipsRegisterClassStorage, BitSets[87]) - 10 * sizeof(MCRegisterClass),
1574 .NameIdx: 257,
1575 .RegSizeInBits: 32,
1576 .RegsSize: 9,
1577 .RegSetBegin: 312, /* MinRegVal */
1578 .RegSetSize: 28, /* RegSetSize */
1579 .ID: Mips::CPU16RegsPlusSPRegClassID,
1580 .CopyCost: 1, /* CopyCost */
1581 .Allocatable: true, /* Allocatable */
1582 .BaseClass: false,
1583 offsetof(MipsRegisterClassStorage, SubClassMasks[45]) - 10 * sizeof(MCRegisterClass),
1584 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 10 * sizeof(MCRegisterClass),
1585 .LaneMask: LaneBitmask(0x0000000000000001),
1586 .AllocationPriority: 0,
1587 .GlobalPriority: false,
1588 .TSFlags: 0x00, /* TSFlags */
1589 .SpillStackID: 0, /* SpillStackID */
1590 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1591 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1592 offsetof(MipsRegisterClassStorage, SuperClasses[3]) - 10 * sizeof(MCRegisterClass),
1593 .SuperClassesSize: 3
1594 },
1595 {
1596 offsetof(MipsRegisterClassStorage, Regs[328]) - 11 * sizeof(MCRegisterClass),
1597 offsetof(MipsRegisterClassStorage, BitSets[91]) - 11 * sizeof(MCRegisterClass),
1598 .NameIdx: 866,
1599 .RegSizeInBits: 32,
1600 .RegsSize: 8,
1601 .RegSetBegin: 312, /* MinRegVal */
1602 .RegSetSize: 16, /* RegSetSize */
1603 .ID: Mips::CPU16RegsRegClassID,
1604 .CopyCost: 1, /* CopyCost */
1605 .Allocatable: true, /* Allocatable */
1606 .BaseClass: false,
1607 offsetof(MipsRegisterClassStorage, SubClassMasks[51]) - 11 * sizeof(MCRegisterClass),
1608 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 11 * sizeof(MCRegisterClass),
1609 .LaneMask: LaneBitmask(0x0000000000000001),
1610 .AllocationPriority: 0,
1611 .GlobalPriority: false,
1612 .TSFlags: 0x00, /* TSFlags */
1613 .SpillStackID: 0, /* SpillStackID */
1614 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1615 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1616 offsetof(MipsRegisterClassStorage, SuperClasses[6]) - 11 * sizeof(MCRegisterClass),
1617 .SuperClassesSize: 4
1618 },
1619 {
1620 offsetof(MipsRegisterClassStorage, Regs[336]) - 12 * sizeof(MCRegisterClass),
1621 offsetof(MipsRegisterClassStorage, BitSets[93]) - 12 * sizeof(MCRegisterClass),
1622 .NameIdx: 109,
1623 .RegSizeInBits: 32,
1624 .RegsSize: 8,
1625 .RegSetBegin: 168, /* MinRegVal */
1626 .RegSetSize: 8, /* RegSetSize */
1627 .ID: Mips::FCCRegClassID,
1628 .CopyCost: 1, /* CopyCost */
1629 .Allocatable: false, /* Allocatable */
1630 .BaseClass: false,
1631 offsetof(MipsRegisterClassStorage, SubClassMasks[57]) - 12 * sizeof(MCRegisterClass),
1632 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 12 * sizeof(MCRegisterClass),
1633 .LaneMask: LaneBitmask(0x0000000000000001),
1634 .AllocationPriority: 0,
1635 .GlobalPriority: false,
1636 .TSFlags: 0x00, /* TSFlags */
1637 .SpillStackID: 0, /* SpillStackID */
1638 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1639 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1640 offsetof(MipsRegisterClassStorage, SuperClasses[10]) - 12 * sizeof(MCRegisterClass),
1641 .SuperClassesSize: 0
1642 },
1643 {
1644 offsetof(MipsRegisterClassStorage, Regs[344]) - 13 * sizeof(MCRegisterClass),
1645 offsetof(MipsRegisterClassStorage, BitSets[94]) - 13 * sizeof(MCRegisterClass),
1646 .NameIdx: 86,
1647 .RegSizeInBits: 32,
1648 .RegsSize: 8,
1649 .RegSetBegin: 312, /* MinRegVal */
1650 .RegSetSize: 16, /* RegSetSize */
1651 .ID: Mips::GPRMM16RegClassID,
1652 .CopyCost: 1, /* CopyCost */
1653 .Allocatable: true, /* Allocatable */
1654 .BaseClass: false,
1655 offsetof(MipsRegisterClassStorage, SubClassMasks[60]) - 13 * sizeof(MCRegisterClass),
1656 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 13 * sizeof(MCRegisterClass),
1657 .LaneMask: LaneBitmask(0x0000000000000001),
1658 .AllocationPriority: 0,
1659 .GlobalPriority: false,
1660 .TSFlags: 0x00, /* TSFlags */
1661 .SpillStackID: 0, /* SpillStackID */
1662 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1663 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1664 offsetof(MipsRegisterClassStorage, SuperClasses[10]) - 13 * sizeof(MCRegisterClass),
1665 .SuperClassesSize: 5
1666 },
1667 {
1668 offsetof(MipsRegisterClassStorage, Regs[352]) - 14 * sizeof(MCRegisterClass),
1669 offsetof(MipsRegisterClassStorage, BitSets[96]) - 14 * sizeof(MCRegisterClass),
1670 .NameIdx: 320,
1671 .RegSizeInBits: 32,
1672 .RegsSize: 8,
1673 .RegSetBegin: 310, /* MinRegVal */
1674 .RegSetSize: 21, /* RegSetSize */
1675 .ID: Mips::GPRMM16MovePRegClassID,
1676 .CopyCost: 1, /* CopyCost */
1677 .Allocatable: true, /* Allocatable */
1678 .BaseClass: false,
1679 offsetof(MipsRegisterClassStorage, SubClassMasks[66]) - 14 * sizeof(MCRegisterClass),
1680 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 14 * sizeof(MCRegisterClass),
1681 .LaneMask: LaneBitmask(0x0000000000000001),
1682 .AllocationPriority: 0,
1683 .GlobalPriority: false,
1684 .TSFlags: 0x00, /* TSFlags */
1685 .SpillStackID: 0, /* SpillStackID */
1686 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1687 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1688 offsetof(MipsRegisterClassStorage, SuperClasses[15]) - 14 * sizeof(MCRegisterClass),
1689 .SuperClassesSize: 2
1690 },
1691 {
1692 offsetof(MipsRegisterClassStorage, Regs[360]) - 15 * sizeof(MCRegisterClass),
1693 offsetof(MipsRegisterClassStorage, BitSets[99]) - 15 * sizeof(MCRegisterClass),
1694 .NameIdx: 689,
1695 .RegSizeInBits: 32,
1696 .RegsSize: 8,
1697 .RegSetBegin: 310, /* MinRegVal */
1698 .RegSetSize: 18, /* RegSetSize */
1699 .ID: Mips::GPRMM16ZeroRegClassID,
1700 .CopyCost: 1, /* CopyCost */
1701 .Allocatable: true, /* Allocatable */
1702 .BaseClass: false,
1703 offsetof(MipsRegisterClassStorage, SubClassMasks[72]) - 15 * sizeof(MCRegisterClass),
1704 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 15 * sizeof(MCRegisterClass),
1705 .LaneMask: LaneBitmask(0x0000000000000001),
1706 .AllocationPriority: 0,
1707 .GlobalPriority: false,
1708 .TSFlags: 0x00, /* TSFlags */
1709 .SpillStackID: 0, /* SpillStackID */
1710 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1711 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1712 offsetof(MipsRegisterClassStorage, SuperClasses[17]) - 15 * sizeof(MCRegisterClass),
1713 .SuperClassesSize: 2
1714 },
1715 {
1716 offsetof(MipsRegisterClassStorage, Regs[368]) - 16 * sizeof(MCRegisterClass),
1717 offsetof(MipsRegisterClassStorage, BitSets[102]) - 16 * sizeof(MCRegisterClass),
1718 .NameIdx: 739,
1719 .RegSizeInBits: 32,
1720 .RegsSize: 7,
1721 .RegSetBegin: 312, /* MinRegVal */
1722 .RegSetSize: 16, /* RegSetSize */
1723 .ID: Mips::CPU16Regs_and_GPRMM16ZeroRegClassID,
1724 .CopyCost: 1, /* CopyCost */
1725 .Allocatable: true, /* Allocatable */
1726 .BaseClass: false,
1727 offsetof(MipsRegisterClassStorage, SubClassMasks[78]) - 16 * sizeof(MCRegisterClass),
1728 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 16 * sizeof(MCRegisterClass),
1729 .LaneMask: LaneBitmask(0x0000000000000001),
1730 .AllocationPriority: 0,
1731 .GlobalPriority: false,
1732 .TSFlags: 0x00, /* TSFlags */
1733 .SpillStackID: 0, /* SpillStackID */
1734 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1735 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1736 offsetof(MipsRegisterClassStorage, SuperClasses[19]) - 16 * sizeof(MCRegisterClass),
1737 .SuperClassesSize: 7
1738 },
1739 {
1740 offsetof(MipsRegisterClassStorage, Regs[375]) - 17 * sizeof(MCRegisterClass),
1741 offsetof(MipsRegisterClassStorage, BitSets[104]) - 17 * sizeof(MCRegisterClass),
1742 .NameIdx: 303,
1743 .RegSizeInBits: 32,
1744 .RegsSize: 7,
1745 .RegSetBegin: 312, /* MinRegVal */
1746 .RegSetSize: 19, /* RegSetSize */
1747 .ID: Mips::GPR32NONZERO_and_GPRMM16MovePRegClassID,
1748 .CopyCost: 1, /* CopyCost */
1749 .Allocatable: true, /* Allocatable */
1750 .BaseClass: false,
1751 offsetof(MipsRegisterClassStorage, SubClassMasks[84]) - 17 * sizeof(MCRegisterClass),
1752 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 17 * sizeof(MCRegisterClass),
1753 .LaneMask: LaneBitmask(0x0000000000000001),
1754 .AllocationPriority: 0,
1755 .GlobalPriority: false,
1756 .TSFlags: 0x00, /* TSFlags */
1757 .SpillStackID: 0, /* SpillStackID */
1758 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1759 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1760 offsetof(MipsRegisterClassStorage, SuperClasses[26]) - 17 * sizeof(MCRegisterClass),
1761 .SuperClassesSize: 4
1762 },
1763 {
1764 offsetof(MipsRegisterClassStorage, Regs[382]) - 18 * sizeof(MCRegisterClass),
1765 offsetof(MipsRegisterClassStorage, BitSets[107]) - 18 * sizeof(MCRegisterClass),
1766 .NameIdx: 467,
1767 .RegSizeInBits: 32,
1768 .RegsSize: 5,
1769 .RegSetBegin: 315, /* MinRegVal */
1770 .RegSetSize: 18, /* RegSetSize */
1771 .ID: Mips::GPRMM16MovePPairSecondRegClassID,
1772 .CopyCost: 1, /* CopyCost */
1773 .Allocatable: true, /* Allocatable */
1774 .BaseClass: false,
1775 offsetof(MipsRegisterClassStorage, SubClassMasks[90]) - 18 * sizeof(MCRegisterClass),
1776 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 18 * sizeof(MCRegisterClass),
1777 .LaneMask: LaneBitmask(0x0000000000000001),
1778 .AllocationPriority: 0,
1779 .GlobalPriority: false,
1780 .TSFlags: 0x00, /* TSFlags */
1781 .SpillStackID: 0, /* SpillStackID */
1782 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1783 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1784 offsetof(MipsRegisterClassStorage, SuperClasses[30]) - 18 * sizeof(MCRegisterClass),
1785 .SuperClassesSize: 3
1786 },
1787 {
1788 offsetof(MipsRegisterClassStorage, Regs[387]) - 19 * sizeof(MCRegisterClass),
1789 offsetof(MipsRegisterClassStorage, BitSets[110]) - 19 * sizeof(MCRegisterClass),
1790 .NameIdx: 354,
1791 .RegSizeInBits: 32,
1792 .RegsSize: 4,
1793 .RegSetBegin: 312, /* MinRegVal */
1794 .RegSetSize: 16, /* RegSetSize */
1795 .ID: Mips::CPU16Regs_and_GPRMM16MovePRegClassID,
1796 .CopyCost: 1, /* CopyCost */
1797 .Allocatable: true, /* Allocatable */
1798 .BaseClass: false,
1799 offsetof(MipsRegisterClassStorage, SubClassMasks[96]) - 19 * sizeof(MCRegisterClass),
1800 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 19 * sizeof(MCRegisterClass),
1801 .LaneMask: LaneBitmask(0x0000000000000001),
1802 .AllocationPriority: 0,
1803 .GlobalPriority: false,
1804 .TSFlags: 0x00, /* TSFlags */
1805 .SpillStackID: 0, /* SpillStackID */
1806 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1807 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1808 offsetof(MipsRegisterClassStorage, SuperClasses[33]) - 19 * sizeof(MCRegisterClass),
1809 .SuperClassesSize: 8
1810 },
1811 {
1812 offsetof(MipsRegisterClassStorage, Regs[391]) - 20 * sizeof(MCRegisterClass),
1813 offsetof(MipsRegisterClassStorage, BitSets[112]) - 20 * sizeof(MCRegisterClass),
1814 .NameIdx: 672,
1815 .RegSizeInBits: 32,
1816 .RegsSize: 4,
1817 .RegSetBegin: 310, /* MinRegVal */
1818 .RegSetSize: 18, /* RegSetSize */
1819 .ID: Mips::GPRMM16MoveP_and_GPRMM16ZeroRegClassID,
1820 .CopyCost: 1, /* CopyCost */
1821 .Allocatable: true, /* Allocatable */
1822 .BaseClass: false,
1823 offsetof(MipsRegisterClassStorage, SubClassMasks[102]) - 20 * sizeof(MCRegisterClass),
1824 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 20 * sizeof(MCRegisterClass),
1825 .LaneMask: LaneBitmask(0x0000000000000001),
1826 .AllocationPriority: 0,
1827 .GlobalPriority: false,
1828 .TSFlags: 0x00, /* TSFlags */
1829 .SpillStackID: 0, /* SpillStackID */
1830 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1831 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1832 offsetof(MipsRegisterClassStorage, SuperClasses[41]) - 20 * sizeof(MCRegisterClass),
1833 .SuperClassesSize: 4
1834 },
1835 {
1836 offsetof(MipsRegisterClassStorage, Regs[395]) - 21 * sizeof(MCRegisterClass),
1837 offsetof(MipsRegisterClassStorage, BitSets[115]) - 21 * sizeof(MCRegisterClass),
1838 .NameIdx: 211,
1839 .RegSizeInBits: 32,
1840 .RegsSize: 4,
1841 .RegSetBegin: 240, /* MinRegVal */
1842 .RegSetSize: 4, /* RegSetSize */
1843 .ID: Mips::HI32DSPRegClassID,
1844 .CopyCost: 1, /* CopyCost */
1845 .Allocatable: true, /* Allocatable */
1846 .BaseClass: false,
1847 offsetof(MipsRegisterClassStorage, SubClassMasks[108]) - 21 * sizeof(MCRegisterClass),
1848 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[12]) - 21 * sizeof(MCRegisterClass),
1849 .LaneMask: LaneBitmask(0x0000000000000001),
1850 .AllocationPriority: 0,
1851 .GlobalPriority: false,
1852 .TSFlags: 0x00, /* TSFlags */
1853 .SpillStackID: 0, /* SpillStackID */
1854 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1855 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1856 offsetof(MipsRegisterClassStorage, SuperClasses[45]) - 21 * sizeof(MCRegisterClass),
1857 .SuperClassesSize: 0
1858 },
1859 {
1860 offsetof(MipsRegisterClassStorage, Regs[399]) - 22 * sizeof(MCRegisterClass),
1861 offsetof(MipsRegisterClassStorage, BitSets[116]) - 22 * sizeof(MCRegisterClass),
1862 .NameIdx: 219,
1863 .RegSizeInBits: 32,
1864 .RegsSize: 4,
1865 .RegSetBegin: 276, /* MinRegVal */
1866 .RegSetSize: 4, /* RegSetSize */
1867 .ID: Mips::LO32DSPRegClassID,
1868 .CopyCost: 1, /* CopyCost */
1869 .Allocatable: true, /* Allocatable */
1870 .BaseClass: false,
1871 offsetof(MipsRegisterClassStorage, SubClassMasks[120]) - 22 * sizeof(MCRegisterClass),
1872 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[6]) - 22 * sizeof(MCRegisterClass),
1873 .LaneMask: LaneBitmask(0x0000000000000001),
1874 .AllocationPriority: 0,
1875 .GlobalPriority: false,
1876 .TSFlags: 0x00, /* TSFlags */
1877 .SpillStackID: 0, /* SpillStackID */
1878 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1879 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1880 offsetof(MipsRegisterClassStorage, SuperClasses[45]) - 22 * sizeof(MCRegisterClass),
1881 .SuperClassesSize: 0
1882 },
1883 {
1884 offsetof(MipsRegisterClassStorage, Regs[403]) - 23 * sizeof(MCRegisterClass),
1885 offsetof(MipsRegisterClassStorage, BitSets[117]) - 23 * sizeof(MCRegisterClass),
1886 .NameIdx: 453,
1887 .RegSizeInBits: 32,
1888 .RegsSize: 3,
1889 .RegSetBegin: 315, /* MinRegVal */
1890 .RegSetSize: 3, /* RegSetSize */
1891 .ID: Mips::CPU16Regs_and_GPRMM16MovePPairSecondRegClassID,
1892 .CopyCost: 1, /* CopyCost */
1893 .Allocatable: true, /* Allocatable */
1894 .BaseClass: false,
1895 offsetof(MipsRegisterClassStorage, SubClassMasks[129]) - 23 * sizeof(MCRegisterClass),
1896 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 23 * sizeof(MCRegisterClass),
1897 .LaneMask: LaneBitmask(0x0000000000000001),
1898 .AllocationPriority: 0,
1899 .GlobalPriority: false,
1900 .TSFlags: 0x00, /* TSFlags */
1901 .SpillStackID: 0, /* SpillStackID */
1902 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1903 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1904 offsetof(MipsRegisterClassStorage, SuperClasses[45]) - 23 * sizeof(MCRegisterClass),
1905 .SuperClassesSize: 9
1906 },
1907 {
1908 offsetof(MipsRegisterClassStorage, Regs[406]) - 24 * sizeof(MCRegisterClass),
1909 offsetof(MipsRegisterClassStorage, BitSets[118]) - 24 * sizeof(MCRegisterClass),
1910 .NameIdx: 917,
1911 .RegSizeInBits: 32,
1912 .RegsSize: 3,
1913 .RegSetBegin: 314, /* MinRegVal */
1914 .RegSetSize: 3, /* RegSetSize */
1915 .ID: Mips::GPRMM16MovePPairFirstRegClassID,
1916 .CopyCost: 1, /* CopyCost */
1917 .Allocatable: true, /* Allocatable */
1918 .BaseClass: false,
1919 offsetof(MipsRegisterClassStorage, SubClassMasks[135]) - 24 * sizeof(MCRegisterClass),
1920 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 24 * sizeof(MCRegisterClass),
1921 .LaneMask: LaneBitmask(0x0000000000000001),
1922 .AllocationPriority: 0,
1923 .GlobalPriority: false,
1924 .TSFlags: 0x00, /* TSFlags */
1925 .SpillStackID: 0, /* SpillStackID */
1926 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1927 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1928 offsetof(MipsRegisterClassStorage, SuperClasses[54]) - 24 * sizeof(MCRegisterClass),
1929 .SuperClassesSize: 8
1930 },
1931 {
1932 offsetof(MipsRegisterClassStorage, Regs[409]) - 25 * sizeof(MCRegisterClass),
1933 offsetof(MipsRegisterClassStorage, BitSets[119]) - 25 * sizeof(MCRegisterClass),
1934 .NameIdx: 722,
1935 .RegSizeInBits: 32,
1936 .RegsSize: 3,
1937 .RegSetBegin: 312, /* MinRegVal */
1938 .RegSetSize: 16, /* RegSetSize */
1939 .ID: Mips::GPRMM16MoveP_and_CPU16Regs_and_GPRMM16ZeroRegClassID,
1940 .CopyCost: 1, /* CopyCost */
1941 .Allocatable: true, /* Allocatable */
1942 .BaseClass: false,
1943 offsetof(MipsRegisterClassStorage, SubClassMasks[141]) - 25 * sizeof(MCRegisterClass),
1944 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 25 * sizeof(MCRegisterClass),
1945 .LaneMask: LaneBitmask(0x0000000000000001),
1946 .AllocationPriority: 0,
1947 .GlobalPriority: false,
1948 .TSFlags: 0x00, /* TSFlags */
1949 .SpillStackID: 0, /* SpillStackID */
1950 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1951 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1952 offsetof(MipsRegisterClassStorage, SuperClasses[62]) - 25 * sizeof(MCRegisterClass),
1953 .SuperClassesSize: 12
1954 },
1955 {
1956 offsetof(MipsRegisterClassStorage, Regs[412]) - 26 * sizeof(MCRegisterClass),
1957 offsetof(MipsRegisterClassStorage, BitSets[121]) - 26 * sizeof(MCRegisterClass),
1958 .NameIdx: 511,
1959 .RegSizeInBits: 32,
1960 .RegsSize: 2,
1961 .RegSetBegin: 315, /* MinRegVal */
1962 .RegSetSize: 2, /* RegSetSize */
1963 .ID: Mips::GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecondRegClassID,
1964 .CopyCost: 1, /* CopyCost */
1965 .Allocatable: true, /* Allocatable */
1966 .BaseClass: false,
1967 offsetof(MipsRegisterClassStorage, SubClassMasks[147]) - 26 * sizeof(MCRegisterClass),
1968 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 26 * sizeof(MCRegisterClass),
1969 .LaneMask: LaneBitmask(0x0000000000000001),
1970 .AllocationPriority: 0,
1971 .GlobalPriority: false,
1972 .TSFlags: 0x00, /* TSFlags */
1973 .SpillStackID: 0, /* SpillStackID */
1974 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1975 .CoveredBySubRegs: false, /* CoveredBySubRegs */
1976 offsetof(MipsRegisterClassStorage, SuperClasses[74]) - 26 * sizeof(MCRegisterClass),
1977 .SuperClassesSize: 11
1978 },
1979 {
1980 offsetof(MipsRegisterClassStorage, Regs[414]) - 27 * sizeof(MCRegisterClass),
1981 offsetof(MipsRegisterClassStorage, BitSets[122]) - 27 * sizeof(MCRegisterClass),
1982 .NameIdx: 625,
1983 .RegSizeInBits: 32,
1984 .RegsSize: 1,
1985 .RegSetBegin: 341, /* MinRegVal */
1986 .RegSetSize: 1, /* RegSetSize */
1987 .ID: Mips::CPURARegRegClassID,
1988 .CopyCost: 1, /* CopyCost */
1989 .Allocatable: false, /* Allocatable */
1990 .BaseClass: false,
1991 offsetof(MipsRegisterClassStorage, SubClassMasks[153]) - 27 * sizeof(MCRegisterClass),
1992 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 27 * sizeof(MCRegisterClass),
1993 .LaneMask: LaneBitmask(0x0000000000000001),
1994 .AllocationPriority: 0,
1995 .GlobalPriority: false,
1996 .TSFlags: 0x00, /* TSFlags */
1997 .SpillStackID: 0, /* SpillStackID */
1998 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
1999 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2000 offsetof(MipsRegisterClassStorage, SuperClasses[85]) - 27 * sizeof(MCRegisterClass),
2001 .SuperClassesSize: 3
2002 },
2003 {
2004 offsetof(MipsRegisterClassStorage, Regs[415]) - 28 * sizeof(MCRegisterClass),
2005 offsetof(MipsRegisterClassStorage, BitSets[123]) - 28 * sizeof(MCRegisterClass),
2006 .NameIdx: 634,
2007 .RegSizeInBits: 32,
2008 .RegsSize: 1,
2009 .RegSetBegin: 339, /* MinRegVal */
2010 .RegSetSize: 1, /* RegSetSize */
2011 .ID: Mips::CPUSPRegRegClassID,
2012 .CopyCost: 1, /* CopyCost */
2013 .Allocatable: false, /* Allocatable */
2014 .BaseClass: false,
2015 offsetof(MipsRegisterClassStorage, SubClassMasks[159]) - 28 * sizeof(MCRegisterClass),
2016 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 28 * sizeof(MCRegisterClass),
2017 .LaneMask: LaneBitmask(0x0000000000000001),
2018 .AllocationPriority: 0,
2019 .GlobalPriority: false,
2020 .TSFlags: 0x00, /* TSFlags */
2021 .SpillStackID: 0, /* SpillStackID */
2022 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2023 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2024 offsetof(MipsRegisterClassStorage, SuperClasses[88]) - 28 * sizeof(MCRegisterClass),
2025 .SuperClassesSize: 4
2026 },
2027 {
2028 offsetof(MipsRegisterClassStorage, Regs[416]) - 29 * sizeof(MCRegisterClass),
2029 offsetof(MipsRegisterClassStorage, BitSets[124]) - 29 * sizeof(MCRegisterClass),
2030 .NameIdx: 113,
2031 .RegSizeInBits: 32,
2032 .RegsSize: 1,
2033 .RegSetBegin: 1, /* MinRegVal */
2034 .RegSetSize: 1, /* RegSetSize */
2035 .ID: Mips::DSPCCRegClassID,
2036 .CopyCost: 1, /* CopyCost */
2037 .Allocatable: true, /* Allocatable */
2038 .BaseClass: false,
2039 offsetof(MipsRegisterClassStorage, SubClassMasks[165]) - 29 * sizeof(MCRegisterClass),
2040 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 29 * sizeof(MCRegisterClass),
2041 .LaneMask: LaneBitmask(0x0000000000000001),
2042 .AllocationPriority: 0,
2043 .GlobalPriority: false,
2044 .TSFlags: 0x00, /* TSFlags */
2045 .SpillStackID: 0, /* SpillStackID */
2046 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2047 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2048 offsetof(MipsRegisterClassStorage, SuperClasses[92]) - 29 * sizeof(MCRegisterClass),
2049 .SuperClassesSize: 0
2050 },
2051 {
2052 offsetof(MipsRegisterClassStorage, Regs[417]) - 30 * sizeof(MCRegisterClass),
2053 offsetof(MipsRegisterClassStorage, BitSets[125]) - 30 * sizeof(MCRegisterClass),
2054 .NameIdx: 15,
2055 .RegSizeInBits: 32,
2056 .RegsSize: 1,
2057 .RegSetBegin: 338, /* MinRegVal */
2058 .RegSetSize: 1, /* RegSetSize */
2059 .ID: Mips::GP32RegClassID,
2060 .CopyCost: 1, /* CopyCost */
2061 .Allocatable: false, /* Allocatable */
2062 .BaseClass: false,
2063 offsetof(MipsRegisterClassStorage, SubClassMasks[168]) - 30 * sizeof(MCRegisterClass),
2064 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 30 * sizeof(MCRegisterClass),
2065 .LaneMask: LaneBitmask(0x0000000000000001),
2066 .AllocationPriority: 0,
2067 .GlobalPriority: false,
2068 .TSFlags: 0x00, /* TSFlags */
2069 .SpillStackID: 0, /* SpillStackID */
2070 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2071 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2072 offsetof(MipsRegisterClassStorage, SuperClasses[92]) - 30 * sizeof(MCRegisterClass),
2073 .SuperClassesSize: 3
2074 },
2075 {
2076 offsetof(MipsRegisterClassStorage, Regs[418]) - 31 * sizeof(MCRegisterClass),
2077 offsetof(MipsRegisterClassStorage, BitSets[126]) - 31 * sizeof(MCRegisterClass),
2078 .NameIdx: 167,
2079 .RegSizeInBits: 32,
2080 .RegsSize: 1,
2081 .RegSetBegin: 310, /* MinRegVal */
2082 .RegSetSize: 1, /* RegSetSize */
2083 .ID: Mips::GPR32ZERORegClassID,
2084 .CopyCost: 1, /* CopyCost */
2085 .Allocatable: true, /* Allocatable */
2086 .BaseClass: false,
2087 offsetof(MipsRegisterClassStorage, SubClassMasks[174]) - 31 * sizeof(MCRegisterClass),
2088 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 31 * sizeof(MCRegisterClass),
2089 .LaneMask: LaneBitmask(0x0000000000000001),
2090 .AllocationPriority: 0,
2091 .GlobalPriority: false,
2092 .TSFlags: 0x00, /* TSFlags */
2093 .SpillStackID: 0, /* SpillStackID */
2094 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2095 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2096 offsetof(MipsRegisterClassStorage, SuperClasses[95]) - 31 * sizeof(MCRegisterClass),
2097 .SuperClassesSize: 5
2098 },
2099 {
2100 offsetof(MipsRegisterClassStorage, Regs[419]) - 32 * sizeof(MCRegisterClass),
2101 offsetof(MipsRegisterClassStorage, BitSets[127]) - 32 * sizeof(MCRegisterClass),
2102 .NameIdx: 5,
2103 .RegSizeInBits: 32,
2104 .RegsSize: 1,
2105 .RegSetBegin: 240, /* MinRegVal */
2106 .RegSetSize: 1, /* RegSetSize */
2107 .ID: Mips::HI32RegClassID,
2108 .CopyCost: 1, /* CopyCost */
2109 .Allocatable: true, /* Allocatable */
2110 .BaseClass: false,
2111 offsetof(MipsRegisterClassStorage, SubClassMasks[180]) - 32 * sizeof(MCRegisterClass),
2112 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[12]) - 32 * sizeof(MCRegisterClass),
2113 .LaneMask: LaneBitmask(0x0000000000000001),
2114 .AllocationPriority: 0,
2115 .GlobalPriority: false,
2116 .TSFlags: 0x00, /* TSFlags */
2117 .SpillStackID: 0, /* SpillStackID */
2118 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2119 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2120 offsetof(MipsRegisterClassStorage, SuperClasses[100]) - 32 * sizeof(MCRegisterClass),
2121 .SuperClassesSize: 1
2122 },
2123 {
2124 offsetof(MipsRegisterClassStorage, Regs[420]) - 33 * sizeof(MCRegisterClass),
2125 offsetof(MipsRegisterClassStorage, BitSets[128]) - 33 * sizeof(MCRegisterClass),
2126 .NameIdx: 10,
2127 .RegSizeInBits: 32,
2128 .RegsSize: 1,
2129 .RegSetBegin: 276, /* MinRegVal */
2130 .RegSetSize: 1, /* RegSetSize */
2131 .ID: Mips::LO32RegClassID,
2132 .CopyCost: 1, /* CopyCost */
2133 .Allocatable: true, /* Allocatable */
2134 .BaseClass: false,
2135 offsetof(MipsRegisterClassStorage, SubClassMasks[192]) - 33 * sizeof(MCRegisterClass),
2136 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[6]) - 33 * sizeof(MCRegisterClass),
2137 .LaneMask: LaneBitmask(0x0000000000000001),
2138 .AllocationPriority: 0,
2139 .GlobalPriority: false,
2140 .TSFlags: 0x00, /* TSFlags */
2141 .SpillStackID: 0, /* SpillStackID */
2142 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2143 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2144 offsetof(MipsRegisterClassStorage, SuperClasses[101]) - 33 * sizeof(MCRegisterClass),
2145 .SuperClassesSize: 1
2146 },
2147 {
2148 offsetof(MipsRegisterClassStorage, Regs[421]) - 34 * sizeof(MCRegisterClass),
2149 offsetof(MipsRegisterClassStorage, BitSets[129]) - 34 * sizeof(MCRegisterClass),
2150 .NameIdx: 20,
2151 .RegSizeInBits: 32,
2152 .RegsSize: 1,
2153 .RegSetBegin: 339, /* MinRegVal */
2154 .RegSetSize: 1, /* RegSetSize */
2155 .ID: Mips::SP32RegClassID,
2156 .CopyCost: 1, /* CopyCost */
2157 .Allocatable: false, /* Allocatable */
2158 .BaseClass: false,
2159 offsetof(MipsRegisterClassStorage, SubClassMasks[201]) - 34 * sizeof(MCRegisterClass),
2160 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[0]) - 34 * sizeof(MCRegisterClass),
2161 .LaneMask: LaneBitmask(0x0000000000000001),
2162 .AllocationPriority: 0,
2163 .GlobalPriority: false,
2164 .TSFlags: 0x00, /* TSFlags */
2165 .SpillStackID: 0, /* SpillStackID */
2166 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2167 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2168 offsetof(MipsRegisterClassStorage, SuperClasses[102]) - 34 * sizeof(MCRegisterClass),
2169 .SuperClassesSize: 5
2170 },
2171 {
2172 offsetof(MipsRegisterClassStorage, Regs[422]) - 35 * sizeof(MCRegisterClass),
2173 offsetof(MipsRegisterClassStorage, BitSets[130]) - 35 * sizeof(MCRegisterClass),
2174 .NameIdx: 74,
2175 .RegSizeInBits: 64,
2176 .RegsSize: 32,
2177 .RegSetBegin: 375, /* MinRegVal */
2178 .RegSetSize: 32, /* RegSetSize */
2179 .ID: Mips::FGR64RegClassID,
2180 .CopyCost: 1, /* CopyCost */
2181 .Allocatable: true, /* Allocatable */
2182 .BaseClass: false,
2183 offsetof(MipsRegisterClassStorage, SubClassMasks[207]) - 35 * sizeof(MCRegisterClass),
2184 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[2]) - 35 * sizeof(MCRegisterClass),
2185 .LaneMask: LaneBitmask(0x0000000000000041),
2186 .AllocationPriority: 0,
2187 .GlobalPriority: false,
2188 .TSFlags: 0x00, /* TSFlags */
2189 .SpillStackID: 0, /* SpillStackID */
2190 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2191 .CoveredBySubRegs: true, /* CoveredBySubRegs */
2192 offsetof(MipsRegisterClassStorage, SuperClasses[107]) - 35 * sizeof(MCRegisterClass),
2193 .SuperClassesSize: 0
2194 },
2195 {
2196 offsetof(MipsRegisterClassStorage, Regs[454]) - 36 * sizeof(MCRegisterClass),
2197 offsetof(MipsRegisterClassStorage, BitSets[134]) - 36 * sizeof(MCRegisterClass),
2198 .NameIdx: 80,
2199 .RegSizeInBits: 64,
2200 .RegsSize: 32,
2201 .RegSetBegin: 410, /* MinRegVal */
2202 .RegSetSize: 32, /* RegSetSize */
2203 .ID: Mips::GPR64RegClassID,
2204 .CopyCost: 1, /* CopyCost */
2205 .Allocatable: true, /* Allocatable */
2206 .BaseClass: false,
2207 offsetof(MipsRegisterClassStorage, SubClassMasks[213]) - 36 * sizeof(MCRegisterClass),
2208 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 36 * sizeof(MCRegisterClass),
2209 .LaneMask: LaneBitmask(0x0000000000000001),
2210 .AllocationPriority: 0,
2211 .GlobalPriority: false,
2212 .TSFlags: 0x00, /* TSFlags */
2213 .SpillStackID: 0, /* SpillStackID */
2214 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2215 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2216 offsetof(MipsRegisterClassStorage, SuperClasses[107]) - 36 * sizeof(MCRegisterClass),
2217 .SuperClassesSize: 0
2218 },
2219 {
2220 offsetof(MipsRegisterClassStorage, Regs[486]) - 37 * sizeof(MCRegisterClass),
2221 offsetof(MipsRegisterClassStorage, BitSets[138]) - 37 * sizeof(MCRegisterClass),
2222 .NameIdx: 177,
2223 .RegSizeInBits: 64,
2224 .RegsSize: 31,
2225 .RegSetBegin: 411, /* MinRegVal */
2226 .RegSetSize: 31, /* RegSetSize */
2227 .ID: Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID,
2228 .CopyCost: 1, /* CopyCost */
2229 .Allocatable: true, /* Allocatable */
2230 .BaseClass: false,
2231 offsetof(MipsRegisterClassStorage, SubClassMasks[216]) - 37 * sizeof(MCRegisterClass),
2232 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 37 * sizeof(MCRegisterClass),
2233 .LaneMask: LaneBitmask(0x0000000000000001),
2234 .AllocationPriority: 0,
2235 .GlobalPriority: false,
2236 .TSFlags: 0x00, /* TSFlags */
2237 .SpillStackID: 0, /* SpillStackID */
2238 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2239 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2240 offsetof(MipsRegisterClassStorage, SuperClasses[107]) - 37 * sizeof(MCRegisterClass),
2241 .SuperClassesSize: 1
2242 },
2243 {
2244 offsetof(MipsRegisterClassStorage, Regs[517]) - 38 * sizeof(MCRegisterClass),
2245 offsetof(MipsRegisterClassStorage, BitSets[142]) - 38 * sizeof(MCRegisterClass),
2246 .NameIdx: 73,
2247 .RegSizeInBits: 64,
2248 .RegsSize: 16,
2249 .RegSetBegin: 116, /* MinRegVal */
2250 .RegSetSize: 16, /* RegSetSize */
2251 .ID: Mips::AFGR64RegClassID,
2252 .CopyCost: 1, /* CopyCost */
2253 .Allocatable: true, /* Allocatable */
2254 .BaseClass: false,
2255 offsetof(MipsRegisterClassStorage, SubClassMasks[219]) - 38 * sizeof(MCRegisterClass),
2256 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 38 * sizeof(MCRegisterClass),
2257 .LaneMask: LaneBitmask(0x0000000000000041),
2258 .AllocationPriority: 0,
2259 .GlobalPriority: false,
2260 .TSFlags: 0x00, /* TSFlags */
2261 .SpillStackID: 0, /* SpillStackID */
2262 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2263 .CoveredBySubRegs: true, /* CoveredBySubRegs */
2264 offsetof(MipsRegisterClassStorage, SuperClasses[108]) - 38 * sizeof(MCRegisterClass),
2265 .SuperClassesSize: 0
2266 },
2267 {
2268 offsetof(MipsRegisterClassStorage, Regs[533]) - 39 * sizeof(MCRegisterClass),
2269 offsetof(MipsRegisterClassStorage, BitSets[144]) - 39 * sizeof(MCRegisterClass),
2270 .NameIdx: 236,
2271 .RegSizeInBits: 64,
2272 .RegsSize: 9,
2273 .RegSetBegin: 412, /* MinRegVal */
2274 .RegSetSize: 28, /* RegSetSize */
2275 .ID: Mips::GPR64_with_sub_32_in_CPU16RegsPlusSPRegClassID,
2276 .CopyCost: 1, /* CopyCost */
2277 .Allocatable: true, /* Allocatable */
2278 .BaseClass: false,
2279 offsetof(MipsRegisterClassStorage, SubClassMasks[222]) - 39 * sizeof(MCRegisterClass),
2280 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 39 * sizeof(MCRegisterClass),
2281 .LaneMask: LaneBitmask(0x0000000000000001),
2282 .AllocationPriority: 0,
2283 .GlobalPriority: false,
2284 .TSFlags: 0x00, /* TSFlags */
2285 .SpillStackID: 0, /* SpillStackID */
2286 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2287 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2288 offsetof(MipsRegisterClassStorage, SuperClasses[108]) - 39 * sizeof(MCRegisterClass),
2289 .SuperClassesSize: 2
2290 },
2291 {
2292 offsetof(MipsRegisterClassStorage, Regs[542]) - 40 * sizeof(MCRegisterClass),
2293 offsetof(MipsRegisterClassStorage, BitSets[148]) - 40 * sizeof(MCRegisterClass),
2294 .NameIdx: 845,
2295 .RegSizeInBits: 64,
2296 .RegsSize: 8,
2297 .RegSetBegin: 412, /* MinRegVal */
2298 .RegSetSize: 16, /* RegSetSize */
2299 .ID: Mips::GPR64_with_sub_32_in_CPU16RegsRegClassID,
2300 .CopyCost: 1, /* CopyCost */
2301 .Allocatable: true, /* Allocatable */
2302 .BaseClass: false,
2303 offsetof(MipsRegisterClassStorage, SubClassMasks[225]) - 40 * sizeof(MCRegisterClass),
2304 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 40 * sizeof(MCRegisterClass),
2305 .LaneMask: LaneBitmask(0x0000000000000001),
2306 .AllocationPriority: 0,
2307 .GlobalPriority: false,
2308 .TSFlags: 0x00, /* TSFlags */
2309 .SpillStackID: 0, /* SpillStackID */
2310 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2311 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2312 offsetof(MipsRegisterClassStorage, SuperClasses[110]) - 40 * sizeof(MCRegisterClass),
2313 .SuperClassesSize: 3
2314 },
2315 {
2316 offsetof(MipsRegisterClassStorage, Regs[550]) - 41 * sizeof(MCRegisterClass),
2317 offsetof(MipsRegisterClassStorage, BitSets[150]) - 41 * sizeof(MCRegisterClass),
2318 .NameIdx: 381,
2319 .RegSizeInBits: 64,
2320 .RegsSize: 8,
2321 .RegSetBegin: 410, /* MinRegVal */
2322 .RegSetSize: 21, /* RegSetSize */
2323 .ID: Mips::GPR64_with_sub_32_in_GPRMM16MovePRegClassID,
2324 .CopyCost: 1, /* CopyCost */
2325 .Allocatable: true, /* Allocatable */
2326 .BaseClass: false,
2327 offsetof(MipsRegisterClassStorage, SubClassMasks[228]) - 41 * sizeof(MCRegisterClass),
2328 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 41 * sizeof(MCRegisterClass),
2329 .LaneMask: LaneBitmask(0x0000000000000001),
2330 .AllocationPriority: 0,
2331 .GlobalPriority: false,
2332 .TSFlags: 0x00, /* TSFlags */
2333 .SpillStackID: 0, /* SpillStackID */
2334 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2335 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2336 offsetof(MipsRegisterClassStorage, SuperClasses[113]) - 41 * sizeof(MCRegisterClass),
2337 .SuperClassesSize: 1
2338 },
2339 {
2340 offsetof(MipsRegisterClassStorage, Regs[558]) - 42 * sizeof(MCRegisterClass),
2341 offsetof(MipsRegisterClassStorage, BitSets[153]) - 42 * sizeof(MCRegisterClass),
2342 .NameIdx: 812,
2343 .RegSizeInBits: 64,
2344 .RegsSize: 8,
2345 .RegSetBegin: 410, /* MinRegVal */
2346 .RegSetSize: 18, /* RegSetSize */
2347 .ID: Mips::GPR64_with_sub_32_in_GPRMM16ZeroRegClassID,
2348 .CopyCost: 1, /* CopyCost */
2349 .Allocatable: true, /* Allocatable */
2350 .BaseClass: false,
2351 offsetof(MipsRegisterClassStorage, SubClassMasks[231]) - 42 * sizeof(MCRegisterClass),
2352 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 42 * sizeof(MCRegisterClass),
2353 .LaneMask: LaneBitmask(0x0000000000000001),
2354 .AllocationPriority: 0,
2355 .GlobalPriority: false,
2356 .TSFlags: 0x00, /* TSFlags */
2357 .SpillStackID: 0, /* SpillStackID */
2358 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2359 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2360 offsetof(MipsRegisterClassStorage, SuperClasses[114]) - 42 * sizeof(MCRegisterClass),
2361 .SuperClassesSize: 1
2362 },
2363 {
2364 offsetof(MipsRegisterClassStorage, Regs[566]) - 43 * sizeof(MCRegisterClass),
2365 offsetof(MipsRegisterClassStorage, BitSets[156]) - 43 * sizeof(MCRegisterClass),
2366 .NameIdx: 765,
2367 .RegSizeInBits: 64,
2368 .RegsSize: 7,
2369 .RegSetBegin: 412, /* MinRegVal */
2370 .RegSetSize: 16, /* RegSetSize */
2371 .ID: Mips::GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16ZeroRegClassID,
2372 .CopyCost: 1, /* CopyCost */
2373 .Allocatable: true, /* Allocatable */
2374 .BaseClass: false,
2375 offsetof(MipsRegisterClassStorage, SubClassMasks[234]) - 43 * sizeof(MCRegisterClass),
2376 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 43 * sizeof(MCRegisterClass),
2377 .LaneMask: LaneBitmask(0x0000000000000001),
2378 .AllocationPriority: 0,
2379 .GlobalPriority: false,
2380 .TSFlags: 0x00, /* TSFlags */
2381 .SpillStackID: 0, /* SpillStackID */
2382 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2383 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2384 offsetof(MipsRegisterClassStorage, SuperClasses[115]) - 43 * sizeof(MCRegisterClass),
2385 .SuperClassesSize: 5
2386 },
2387 {
2388 offsetof(MipsRegisterClassStorage, Regs[573]) - 44 * sizeof(MCRegisterClass),
2389 offsetof(MipsRegisterClassStorage, BitSets[158]) - 44 * sizeof(MCRegisterClass),
2390 .NameIdx: 282,
2391 .RegSizeInBits: 64,
2392 .RegsSize: 7,
2393 .RegSetBegin: 412, /* MinRegVal */
2394 .RegSetSize: 19, /* RegSetSize */
2395 .ID: Mips::GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MovePRegClassID,
2396 .CopyCost: 1, /* CopyCost */
2397 .Allocatable: true, /* Allocatable */
2398 .BaseClass: false,
2399 offsetof(MipsRegisterClassStorage, SubClassMasks[237]) - 44 * sizeof(MCRegisterClass),
2400 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 44 * sizeof(MCRegisterClass),
2401 .LaneMask: LaneBitmask(0x0000000000000001),
2402 .AllocationPriority: 0,
2403 .GlobalPriority: false,
2404 .TSFlags: 0x00, /* TSFlags */
2405 .SpillStackID: 0, /* SpillStackID */
2406 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2407 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2408 offsetof(MipsRegisterClassStorage, SuperClasses[120]) - 44 * sizeof(MCRegisterClass),
2409 .SuperClassesSize: 3
2410 },
2411 {
2412 offsetof(MipsRegisterClassStorage, Regs[580]) - 45 * sizeof(MCRegisterClass),
2413 offsetof(MipsRegisterClassStorage, BitSets[161]) - 45 * sizeof(MCRegisterClass),
2414 .NameIdx: 560,
2415 .RegSizeInBits: 64,
2416 .RegsSize: 5,
2417 .RegSetBegin: 415, /* MinRegVal */
2418 .RegSetSize: 18, /* RegSetSize */
2419 .ID: Mips::GPR64_with_sub_32_in_GPRMM16MovePPairSecondRegClassID,
2420 .CopyCost: 1, /* CopyCost */
2421 .Allocatable: true, /* Allocatable */
2422 .BaseClass: false,
2423 offsetof(MipsRegisterClassStorage, SubClassMasks[240]) - 45 * sizeof(MCRegisterClass),
2424 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 45 * sizeof(MCRegisterClass),
2425 .LaneMask: LaneBitmask(0x0000000000000001),
2426 .AllocationPriority: 0,
2427 .GlobalPriority: false,
2428 .TSFlags: 0x00, /* TSFlags */
2429 .SpillStackID: 0, /* SpillStackID */
2430 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2431 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2432 offsetof(MipsRegisterClassStorage, SuperClasses[123]) - 45 * sizeof(MCRegisterClass),
2433 .SuperClassesSize: 2
2434 },
2435 {
2436 offsetof(MipsRegisterClassStorage, Regs[585]) - 46 * sizeof(MCRegisterClass),
2437 offsetof(MipsRegisterClassStorage, BitSets[164]) - 46 * sizeof(MCRegisterClass),
2438 .NameIdx: 227,
2439 .RegSizeInBits: 64,
2440 .RegsSize: 4,
2441 .RegSetBegin: 16, /* MinRegVal */
2442 .RegSetSize: 4, /* RegSetSize */
2443 .ID: Mips::ACC64DSPRegClassID,
2444 .CopyCost: 1, /* CopyCost */
2445 .Allocatable: true, /* Allocatable */
2446 .BaseClass: false,
2447 offsetof(MipsRegisterClassStorage, SubClassMasks[243]) - 46 * sizeof(MCRegisterClass),
2448 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[16]) - 46 * sizeof(MCRegisterClass),
2449 .LaneMask: LaneBitmask(0x0000000000000041),
2450 .AllocationPriority: 0,
2451 .GlobalPriority: false,
2452 .TSFlags: 0x00, /* TSFlags */
2453 .SpillStackID: 0, /* SpillStackID */
2454 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2455 .CoveredBySubRegs: true, /* CoveredBySubRegs */
2456 offsetof(MipsRegisterClassStorage, SuperClasses[125]) - 46 * sizeof(MCRegisterClass),
2457 .SuperClassesSize: 0
2458 },
2459 {
2460 offsetof(MipsRegisterClassStorage, Regs[589]) - 47 * sizeof(MCRegisterClass),
2461 offsetof(MipsRegisterClassStorage, BitSets[165]) - 47 * sizeof(MCRegisterClass),
2462 .NameIdx: 333,
2463 .RegSizeInBits: 64,
2464 .RegsSize: 4,
2465 .RegSetBegin: 412, /* MinRegVal */
2466 .RegSetSize: 16, /* RegSetSize */
2467 .ID: Mips::GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePRegClassID,
2468 .CopyCost: 1, /* CopyCost */
2469 .Allocatable: true, /* Allocatable */
2470 .BaseClass: false,
2471 offsetof(MipsRegisterClassStorage, SubClassMasks[249]) - 47 * sizeof(MCRegisterClass),
2472 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 47 * sizeof(MCRegisterClass),
2473 .LaneMask: LaneBitmask(0x0000000000000001),
2474 .AllocationPriority: 0,
2475 .GlobalPriority: false,
2476 .TSFlags: 0x00, /* TSFlags */
2477 .SpillStackID: 0, /* SpillStackID */
2478 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2479 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2480 offsetof(MipsRegisterClassStorage, SuperClasses[125]) - 47 * sizeof(MCRegisterClass),
2481 .SuperClassesSize: 6
2482 },
2483 {
2484 offsetof(MipsRegisterClassStorage, Regs[593]) - 48 * sizeof(MCRegisterClass),
2485 offsetof(MipsRegisterClassStorage, BitSets[167]) - 48 * sizeof(MCRegisterClass),
2486 .NameIdx: 651,
2487 .RegSizeInBits: 64,
2488 .RegsSize: 4,
2489 .RegSetBegin: 410, /* MinRegVal */
2490 .RegSetSize: 18, /* RegSetSize */
2491 .ID: Mips::GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16ZeroRegClassID,
2492 .CopyCost: 1, /* CopyCost */
2493 .Allocatable: true, /* Allocatable */
2494 .BaseClass: false,
2495 offsetof(MipsRegisterClassStorage, SubClassMasks[252]) - 48 * sizeof(MCRegisterClass),
2496 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 48 * sizeof(MCRegisterClass),
2497 .LaneMask: LaneBitmask(0x0000000000000001),
2498 .AllocationPriority: 0,
2499 .GlobalPriority: false,
2500 .TSFlags: 0x00, /* TSFlags */
2501 .SpillStackID: 0, /* SpillStackID */
2502 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2503 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2504 offsetof(MipsRegisterClassStorage, SuperClasses[131]) - 48 * sizeof(MCRegisterClass),
2505 .SuperClassesSize: 3
2506 },
2507 {
2508 offsetof(MipsRegisterClassStorage, Regs[597]) - 49 * sizeof(MCRegisterClass),
2509 offsetof(MipsRegisterClassStorage, BitSets[170]) - 49 * sizeof(MCRegisterClass),
2510 .NameIdx: 432,
2511 .RegSizeInBits: 64,
2512 .RegsSize: 3,
2513 .RegSetBegin: 415, /* MinRegVal */
2514 .RegSetSize: 3, /* RegSetSize */
2515 .ID: Mips::GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePPairSecondRegClassID,
2516 .CopyCost: 1, /* CopyCost */
2517 .Allocatable: true, /* Allocatable */
2518 .BaseClass: false,
2519 offsetof(MipsRegisterClassStorage, SubClassMasks[255]) - 49 * sizeof(MCRegisterClass),
2520 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 49 * sizeof(MCRegisterClass),
2521 .LaneMask: LaneBitmask(0x0000000000000001),
2522 .AllocationPriority: 0,
2523 .GlobalPriority: false,
2524 .TSFlags: 0x00, /* TSFlags */
2525 .SpillStackID: 0, /* SpillStackID */
2526 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2527 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2528 offsetof(MipsRegisterClassStorage, SuperClasses[134]) - 49 * sizeof(MCRegisterClass),
2529 .SuperClassesSize: 7
2530 },
2531 {
2532 offsetof(MipsRegisterClassStorage, Regs[600]) - 50 * sizeof(MCRegisterClass),
2533 offsetof(MipsRegisterClassStorage, BitSets[171]) - 50 * sizeof(MCRegisterClass),
2534 .NameIdx: 896,
2535 .RegSizeInBits: 64,
2536 .RegsSize: 3,
2537 .RegSetBegin: 414, /* MinRegVal */
2538 .RegSetSize: 3, /* RegSetSize */
2539 .ID: Mips::GPR64_with_sub_32_in_GPRMM16MovePPairFirstRegClassID,
2540 .CopyCost: 1, /* CopyCost */
2541 .Allocatable: true, /* Allocatable */
2542 .BaseClass: false,
2543 offsetof(MipsRegisterClassStorage, SubClassMasks[258]) - 50 * sizeof(MCRegisterClass),
2544 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 50 * sizeof(MCRegisterClass),
2545 .LaneMask: LaneBitmask(0x0000000000000001),
2546 .AllocationPriority: 0,
2547 .GlobalPriority: false,
2548 .TSFlags: 0x00, /* TSFlags */
2549 .SpillStackID: 0, /* SpillStackID */
2550 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2551 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2552 offsetof(MipsRegisterClassStorage, SuperClasses[141]) - 50 * sizeof(MCRegisterClass),
2553 .SuperClassesSize: 6
2554 },
2555 {
2556 offsetof(MipsRegisterClassStorage, Regs[603]) - 51 * sizeof(MCRegisterClass),
2557 offsetof(MipsRegisterClassStorage, BitSets[172]) - 51 * sizeof(MCRegisterClass),
2558 .NameIdx: 701,
2559 .RegSizeInBits: 64,
2560 .RegsSize: 3,
2561 .RegSetBegin: 412, /* MinRegVal */
2562 .RegSetSize: 16, /* RegSetSize */
2563 .ID: Mips::GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16ZeroRegClassID,
2564 .CopyCost: 1, /* CopyCost */
2565 .Allocatable: true, /* Allocatable */
2566 .BaseClass: false,
2567 offsetof(MipsRegisterClassStorage, SubClassMasks[261]) - 51 * sizeof(MCRegisterClass),
2568 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 51 * sizeof(MCRegisterClass),
2569 .LaneMask: LaneBitmask(0x0000000000000001),
2570 .AllocationPriority: 0,
2571 .GlobalPriority: false,
2572 .TSFlags: 0x00, /* TSFlags */
2573 .SpillStackID: 0, /* SpillStackID */
2574 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2575 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2576 offsetof(MipsRegisterClassStorage, SuperClasses[147]) - 51 * sizeof(MCRegisterClass),
2577 .SuperClassesSize: 10
2578 },
2579 {
2580 offsetof(MipsRegisterClassStorage, Regs[606]) - 52 * sizeof(MCRegisterClass),
2581 offsetof(MipsRegisterClassStorage, BitSets[174]) - 52 * sizeof(MCRegisterClass),
2582 .NameIdx: 135,
2583 .RegSizeInBits: 64,
2584 .RegsSize: 3,
2585 .RegSetBegin: 280, /* MinRegVal */
2586 .RegSetSize: 3, /* RegSetSize */
2587 .ID: Mips::OCTEON_MPLRegClassID,
2588 .CopyCost: 1, /* CopyCost */
2589 .Allocatable: false, /* Allocatable */
2590 .BaseClass: false,
2591 offsetof(MipsRegisterClassStorage, SubClassMasks[264]) - 52 * sizeof(MCRegisterClass),
2592 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 52 * sizeof(MCRegisterClass),
2593 .LaneMask: LaneBitmask(0x0000000000000001),
2594 .AllocationPriority: 0,
2595 .GlobalPriority: false,
2596 .TSFlags: 0x00, /* TSFlags */
2597 .SpillStackID: 0, /* SpillStackID */
2598 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2599 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2600 offsetof(MipsRegisterClassStorage, SuperClasses[157]) - 52 * sizeof(MCRegisterClass),
2601 .SuperClassesSize: 0
2602 },
2603 {
2604 offsetof(MipsRegisterClassStorage, Regs[609]) - 53 * sizeof(MCRegisterClass),
2605 offsetof(MipsRegisterClassStorage, BitSets[175]) - 53 * sizeof(MCRegisterClass),
2606 .NameIdx: 273,
2607 .RegSizeInBits: 64,
2608 .RegsSize: 3,
2609 .RegSetBegin: 307, /* MinRegVal */
2610 .RegSetSize: 3, /* RegSetSize */
2611 .ID: Mips::OCTEON_PRegClassID,
2612 .CopyCost: 1, /* CopyCost */
2613 .Allocatable: false, /* Allocatable */
2614 .BaseClass: false,
2615 offsetof(MipsRegisterClassStorage, SubClassMasks[267]) - 53 * sizeof(MCRegisterClass),
2616 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 53 * sizeof(MCRegisterClass),
2617 .LaneMask: LaneBitmask(0x0000000000000001),
2618 .AllocationPriority: 0,
2619 .GlobalPriority: false,
2620 .TSFlags: 0x00, /* TSFlags */
2621 .SpillStackID: 0, /* SpillStackID */
2622 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2623 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2624 offsetof(MipsRegisterClassStorage, SuperClasses[157]) - 53 * sizeof(MCRegisterClass),
2625 .SuperClassesSize: 0
2626 },
2627 {
2628 offsetof(MipsRegisterClassStorage, Regs[612]) - 54 * sizeof(MCRegisterClass),
2629 offsetof(MipsRegisterClassStorage, BitSets[176]) - 54 * sizeof(MCRegisterClass),
2630 .NameIdx: 490,
2631 .RegSizeInBits: 64,
2632 .RegsSize: 2,
2633 .RegSetBegin: 415, /* MinRegVal */
2634 .RegSetSize: 2, /* RegSetSize */
2635 .ID: Mips::GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecondRegClassID,
2636 .CopyCost: 1, /* CopyCost */
2637 .Allocatable: true, /* Allocatable */
2638 .BaseClass: false,
2639 offsetof(MipsRegisterClassStorage, SubClassMasks[270]) - 54 * sizeof(MCRegisterClass),
2640 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 54 * sizeof(MCRegisterClass),
2641 .LaneMask: LaneBitmask(0x0000000000000001),
2642 .AllocationPriority: 0,
2643 .GlobalPriority: false,
2644 .TSFlags: 0x00, /* TSFlags */
2645 .SpillStackID: 0, /* SpillStackID */
2646 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2647 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2648 offsetof(MipsRegisterClassStorage, SuperClasses[157]) - 54 * sizeof(MCRegisterClass),
2649 .SuperClassesSize: 9
2650 },
2651 {
2652 offsetof(MipsRegisterClassStorage, Regs[614]) - 55 * sizeof(MCRegisterClass),
2653 offsetof(MipsRegisterClassStorage, BitSets[177]) - 55 * sizeof(MCRegisterClass),
2654 .NameIdx: 47,
2655 .RegSizeInBits: 64,
2656 .RegsSize: 1,
2657 .RegSetBegin: 16, /* MinRegVal */
2658 .RegSetSize: 1, /* RegSetSize */
2659 .ID: Mips::ACC64RegClassID,
2660 .CopyCost: 1, /* CopyCost */
2661 .Allocatable: true, /* Allocatable */
2662 .BaseClass: false,
2663 offsetof(MipsRegisterClassStorage, SubClassMasks[273]) - 55 * sizeof(MCRegisterClass),
2664 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[16]) - 55 * sizeof(MCRegisterClass),
2665 .LaneMask: LaneBitmask(0x0000000000000041),
2666 .AllocationPriority: 0,
2667 .GlobalPriority: false,
2668 .TSFlags: 0x00, /* TSFlags */
2669 .SpillStackID: 0, /* SpillStackID */
2670 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2671 .CoveredBySubRegs: true, /* CoveredBySubRegs */
2672 offsetof(MipsRegisterClassStorage, SuperClasses[166]) - 55 * sizeof(MCRegisterClass),
2673 .SuperClassesSize: 1
2674 },
2675 {
2676 offsetof(MipsRegisterClassStorage, Regs[615]) - 56 * sizeof(MCRegisterClass),
2677 offsetof(MipsRegisterClassStorage, BitSets[178]) - 56 * sizeof(MCRegisterClass),
2678 .NameIdx: 63,
2679 .RegSizeInBits: 64,
2680 .RegsSize: 1,
2681 .RegSetBegin: 438, /* MinRegVal */
2682 .RegSetSize: 1, /* RegSetSize */
2683 .ID: Mips::GP64RegClassID,
2684 .CopyCost: 1, /* CopyCost */
2685 .Allocatable: false, /* Allocatable */
2686 .BaseClass: false,
2687 offsetof(MipsRegisterClassStorage, SubClassMasks[279]) - 56 * sizeof(MCRegisterClass),
2688 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 56 * sizeof(MCRegisterClass),
2689 .LaneMask: LaneBitmask(0x0000000000000001),
2690 .AllocationPriority: 0,
2691 .GlobalPriority: false,
2692 .TSFlags: 0x00, /* TSFlags */
2693 .SpillStackID: 0, /* SpillStackID */
2694 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2695 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2696 offsetof(MipsRegisterClassStorage, SuperClasses[167]) - 56 * sizeof(MCRegisterClass),
2697 .SuperClassesSize: 2
2698 },
2699 {
2700 offsetof(MipsRegisterClassStorage, Regs[616]) - 57 * sizeof(MCRegisterClass),
2701 offsetof(MipsRegisterClassStorage, BitSets[179]) - 57 * sizeof(MCRegisterClass),
2702 .NameIdx: 604,
2703 .RegSizeInBits: 64,
2704 .RegsSize: 1,
2705 .RegSetBegin: 441, /* MinRegVal */
2706 .RegSetSize: 1, /* RegSetSize */
2707 .ID: Mips::GPR64_with_sub_32_in_CPURARegRegClassID,
2708 .CopyCost: 1, /* CopyCost */
2709 .Allocatable: true, /* Allocatable */
2710 .BaseClass: false,
2711 offsetof(MipsRegisterClassStorage, SubClassMasks[282]) - 57 * sizeof(MCRegisterClass),
2712 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 57 * sizeof(MCRegisterClass),
2713 .LaneMask: LaneBitmask(0x0000000000000001),
2714 .AllocationPriority: 0,
2715 .GlobalPriority: false,
2716 .TSFlags: 0x00, /* TSFlags */
2717 .SpillStackID: 0, /* SpillStackID */
2718 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2719 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2720 offsetof(MipsRegisterClassStorage, SuperClasses[169]) - 57 * sizeof(MCRegisterClass),
2721 .SuperClassesSize: 2
2722 },
2723 {
2724 offsetof(MipsRegisterClassStorage, Regs[617]) - 58 * sizeof(MCRegisterClass),
2725 offsetof(MipsRegisterClassStorage, BitSets[180]) - 58 * sizeof(MCRegisterClass),
2726 .NameIdx: 146,
2727 .RegSizeInBits: 64,
2728 .RegsSize: 1,
2729 .RegSetBegin: 410, /* MinRegVal */
2730 .RegSetSize: 1, /* RegSetSize */
2731 .ID: Mips::GPR64_with_sub_32_in_GPR32ZERORegClassID,
2732 .CopyCost: 1, /* CopyCost */
2733 .Allocatable: true, /* Allocatable */
2734 .BaseClass: false,
2735 offsetof(MipsRegisterClassStorage, SubClassMasks[285]) - 58 * sizeof(MCRegisterClass),
2736 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 58 * sizeof(MCRegisterClass),
2737 .LaneMask: LaneBitmask(0x0000000000000001),
2738 .AllocationPriority: 0,
2739 .GlobalPriority: false,
2740 .TSFlags: 0x00, /* TSFlags */
2741 .SpillStackID: 0, /* SpillStackID */
2742 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2743 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2744 offsetof(MipsRegisterClassStorage, SuperClasses[171]) - 58 * sizeof(MCRegisterClass),
2745 .SuperClassesSize: 4
2746 },
2747 {
2748 offsetof(MipsRegisterClassStorage, Regs[618]) - 59 * sizeof(MCRegisterClass),
2749 offsetof(MipsRegisterClassStorage, BitSets[181]) - 59 * sizeof(MCRegisterClass),
2750 .NameIdx: 53,
2751 .RegSizeInBits: 64,
2752 .RegsSize: 1,
2753 .RegSetBegin: 408, /* MinRegVal */
2754 .RegSetSize: 1, /* RegSetSize */
2755 .ID: Mips::HI64RegClassID,
2756 .CopyCost: 1, /* CopyCost */
2757 .Allocatable: true, /* Allocatable */
2758 .BaseClass: false,
2759 offsetof(MipsRegisterClassStorage, SubClassMasks[288]) - 59 * sizeof(MCRegisterClass),
2760 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[4]) - 59 * sizeof(MCRegisterClass),
2761 .LaneMask: LaneBitmask(0x0000000000000001),
2762 .AllocationPriority: 0,
2763 .GlobalPriority: false,
2764 .TSFlags: 0x00, /* TSFlags */
2765 .SpillStackID: 0, /* SpillStackID */
2766 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2767 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2768 offsetof(MipsRegisterClassStorage, SuperClasses[175]) - 59 * sizeof(MCRegisterClass),
2769 .SuperClassesSize: 0
2770 },
2771 {
2772 offsetof(MipsRegisterClassStorage, Regs[619]) - 60 * sizeof(MCRegisterClass),
2773 offsetof(MipsRegisterClassStorage, BitSets[182]) - 60 * sizeof(MCRegisterClass),
2774 .NameIdx: 58,
2775 .RegSizeInBits: 64,
2776 .RegsSize: 1,
2777 .RegSetBegin: 409, /* MinRegVal */
2778 .RegSetSize: 1, /* RegSetSize */
2779 .ID: Mips::LO64RegClassID,
2780 .CopyCost: 1, /* CopyCost */
2781 .Allocatable: true, /* Allocatable */
2782 .BaseClass: false,
2783 offsetof(MipsRegisterClassStorage, SubClassMasks[294]) - 60 * sizeof(MCRegisterClass),
2784 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[7]) - 60 * sizeof(MCRegisterClass),
2785 .LaneMask: LaneBitmask(0x0000000000000001),
2786 .AllocationPriority: 0,
2787 .GlobalPriority: false,
2788 .TSFlags: 0x00, /* TSFlags */
2789 .SpillStackID: 0, /* SpillStackID */
2790 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2791 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2792 offsetof(MipsRegisterClassStorage, SuperClasses[175]) - 60 * sizeof(MCRegisterClass),
2793 .SuperClassesSize: 0
2794 },
2795 {
2796 offsetof(MipsRegisterClassStorage, Regs[620]) - 61 * sizeof(MCRegisterClass),
2797 offsetof(MipsRegisterClassStorage, BitSets[183]) - 61 * sizeof(MCRegisterClass),
2798 .NameIdx: 68,
2799 .RegSizeInBits: 64,
2800 .RegsSize: 1,
2801 .RegSetBegin: 439, /* MinRegVal */
2802 .RegSetSize: 1, /* RegSetSize */
2803 .ID: Mips::SP64RegClassID,
2804 .CopyCost: 1, /* CopyCost */
2805 .Allocatable: false, /* Allocatable */
2806 .BaseClass: false,
2807 offsetof(MipsRegisterClassStorage, SubClassMasks[300]) - 61 * sizeof(MCRegisterClass),
2808 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 61 * sizeof(MCRegisterClass),
2809 .LaneMask: LaneBitmask(0x0000000000000001),
2810 .AllocationPriority: 0,
2811 .GlobalPriority: false,
2812 .TSFlags: 0x00, /* TSFlags */
2813 .SpillStackID: 0, /* SpillStackID */
2814 .HasDisjunctSubRegs: false, /* HasDisjunctSubRegs */
2815 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2816 offsetof(MipsRegisterClassStorage, SuperClasses[175]) - 61 * sizeof(MCRegisterClass),
2817 .SuperClassesSize: 3
2818 },
2819 {
2820 offsetof(MipsRegisterClassStorage, Regs[621]) - 62 * sizeof(MCRegisterClass),
2821 offsetof(MipsRegisterClassStorage, BitSets[184]) - 62 * sizeof(MCRegisterClass),
2822 .NameIdx: 101,
2823 .RegSizeInBits: 128,
2824 .RegsSize: 32,
2825 .RegSetBegin: 342, /* MinRegVal */
2826 .RegSetSize: 32, /* RegSetSize */
2827 .ID: Mips::MSA128BRegClassID,
2828 .CopyCost: 1, /* CopyCost */
2829 .Allocatable: true, /* Allocatable */
2830 .BaseClass: false,
2831 offsetof(MipsRegisterClassStorage, SubClassMasks[303]) - 62 * sizeof(MCRegisterClass),
2832 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 62 * sizeof(MCRegisterClass),
2833 .LaneMask: LaneBitmask(0x0000000000000041),
2834 .AllocationPriority: 0,
2835 .GlobalPriority: false,
2836 .TSFlags: 0x00, /* TSFlags */
2837 .SpillStackID: 0, /* SpillStackID */
2838 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2839 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2840 offsetof(MipsRegisterClassStorage, SuperClasses[178]) - 62 * sizeof(MCRegisterClass),
2841 .SuperClassesSize: 3
2842 },
2843 {
2844 offsetof(MipsRegisterClassStorage, Regs[653]) - 63 * sizeof(MCRegisterClass),
2845 offsetof(MipsRegisterClassStorage, BitSets[188]) - 63 * sizeof(MCRegisterClass),
2846 .NameIdx: 119,
2847 .RegSizeInBits: 128,
2848 .RegsSize: 32,
2849 .RegSetBegin: 342, /* MinRegVal */
2850 .RegSetSize: 32, /* RegSetSize */
2851 .ID: Mips::MSA128DRegClassID,
2852 .CopyCost: 1, /* CopyCost */
2853 .Allocatable: true, /* Allocatable */
2854 .BaseClass: false,
2855 offsetof(MipsRegisterClassStorage, SubClassMasks[306]) - 63 * sizeof(MCRegisterClass),
2856 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 63 * sizeof(MCRegisterClass),
2857 .LaneMask: LaneBitmask(0x0000000000000041),
2858 .AllocationPriority: 0,
2859 .GlobalPriority: false,
2860 .TSFlags: 0x00, /* TSFlags */
2861 .SpillStackID: 0, /* SpillStackID */
2862 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2863 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2864 offsetof(MipsRegisterClassStorage, SuperClasses[181]) - 63 * sizeof(MCRegisterClass),
2865 .SuperClassesSize: 3
2866 },
2867 {
2868 offsetof(MipsRegisterClassStorage, Regs[685]) - 64 * sizeof(MCRegisterClass),
2869 offsetof(MipsRegisterClassStorage, BitSets[192]) - 64 * sizeof(MCRegisterClass),
2870 .NameIdx: 127,
2871 .RegSizeInBits: 128,
2872 .RegsSize: 32,
2873 .RegSetBegin: 342, /* MinRegVal */
2874 .RegSetSize: 32, /* RegSetSize */
2875 .ID: Mips::MSA128HRegClassID,
2876 .CopyCost: 1, /* CopyCost */
2877 .Allocatable: true, /* Allocatable */
2878 .BaseClass: false,
2879 offsetof(MipsRegisterClassStorage, SubClassMasks[309]) - 64 * sizeof(MCRegisterClass),
2880 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 64 * sizeof(MCRegisterClass),
2881 .LaneMask: LaneBitmask(0x0000000000000041),
2882 .AllocationPriority: 0,
2883 .GlobalPriority: false,
2884 .TSFlags: 0x00, /* TSFlags */
2885 .SpillStackID: 0, /* SpillStackID */
2886 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2887 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2888 offsetof(MipsRegisterClassStorage, SuperClasses[184]) - 64 * sizeof(MCRegisterClass),
2889 .SuperClassesSize: 3
2890 },
2891 {
2892 offsetof(MipsRegisterClassStorage, Regs[717]) - 65 * sizeof(MCRegisterClass),
2893 offsetof(MipsRegisterClassStorage, BitSets[196]) - 65 * sizeof(MCRegisterClass),
2894 .NameIdx: 424,
2895 .RegSizeInBits: 128,
2896 .RegsSize: 32,
2897 .RegSetBegin: 342, /* MinRegVal */
2898 .RegSetSize: 32, /* RegSetSize */
2899 .ID: Mips::MSA128WRegClassID,
2900 .CopyCost: 1, /* CopyCost */
2901 .Allocatable: true, /* Allocatable */
2902 .BaseClass: false,
2903 offsetof(MipsRegisterClassStorage, SubClassMasks[312]) - 65 * sizeof(MCRegisterClass),
2904 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 65 * sizeof(MCRegisterClass),
2905 .LaneMask: LaneBitmask(0x0000000000000041),
2906 .AllocationPriority: 0,
2907 .GlobalPriority: false,
2908 .TSFlags: 0x00, /* TSFlags */
2909 .SpillStackID: 0, /* SpillStackID */
2910 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2911 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2912 offsetof(MipsRegisterClassStorage, SuperClasses[187]) - 65 * sizeof(MCRegisterClass),
2913 .SuperClassesSize: 3
2914 },
2915 {
2916 offsetof(MipsRegisterClassStorage, Regs[749]) - 66 * sizeof(MCRegisterClass),
2917 offsetof(MipsRegisterClassStorage, BitSets[200]) - 66 * sizeof(MCRegisterClass),
2918 .NameIdx: 883,
2919 .RegSizeInBits: 128,
2920 .RegsSize: 16,
2921 .RegSetBegin: 342, /* MinRegVal */
2922 .RegSetSize: 31, /* RegSetSize */
2923 .ID: Mips::MSA128WEvensRegClassID,
2924 .CopyCost: 1, /* CopyCost */
2925 .Allocatable: true, /* Allocatable */
2926 .BaseClass: false,
2927 offsetof(MipsRegisterClassStorage, SubClassMasks[315]) - 66 * sizeof(MCRegisterClass),
2928 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 66 * sizeof(MCRegisterClass),
2929 .LaneMask: LaneBitmask(0x0000000000000041),
2930 .AllocationPriority: 0,
2931 .GlobalPriority: false,
2932 .TSFlags: 0x00, /* TSFlags */
2933 .SpillStackID: 0, /* SpillStackID */
2934 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2935 .CoveredBySubRegs: false, /* CoveredBySubRegs */
2936 offsetof(MipsRegisterClassStorage, SuperClasses[190]) - 66 * sizeof(MCRegisterClass),
2937 .SuperClassesSize: 4
2938 },
2939 {
2940 offsetof(MipsRegisterClassStorage, Regs[765]) - 67 * sizeof(MCRegisterClass),
2941 offsetof(MipsRegisterClassStorage, BitSets[204]) - 67 * sizeof(MCRegisterClass),
2942 .NameIdx: 94,
2943 .RegSizeInBits: 128,
2944 .RegsSize: 1,
2945 .RegSetBegin: 374, /* MinRegVal */
2946 .RegSetSize: 1, /* RegSetSize */
2947 .ID: Mips::ACC128RegClassID,
2948 .CopyCost: 1, /* CopyCost */
2949 .Allocatable: true, /* Allocatable */
2950 .BaseClass: false,
2951 offsetof(MipsRegisterClassStorage, SubClassMasks[318]) - 67 * sizeof(MCRegisterClass),
2952 offsetof(MipsRegisterClassStorage, SuperRegIdxSeqs[1]) - 67 * sizeof(MCRegisterClass),
2953 .LaneMask: LaneBitmask(0x0000000000000041),
2954 .AllocationPriority: 0,
2955 .GlobalPriority: false,
2956 .TSFlags: 0x00, /* TSFlags */
2957 .SpillStackID: 0, /* SpillStackID */
2958 .HasDisjunctSubRegs: true, /* HasDisjunctSubRegs */
2959 .CoveredBySubRegs: true, /* CoveredBySubRegs */
2960 offsetof(MipsRegisterClassStorage, SuperClasses[194]) - 67 * sizeof(MCRegisterClass),
2961 .SuperClassesSize: 0
2962 },
2963 },
2964 .Regs: {
2965 /* 0 */ Mips::FCR0, Mips::FCR1, Mips::FCR2, Mips::FCR3, Mips::FCR4, Mips::FCR5, Mips::FCR6, Mips::FCR7, Mips::FCR8, Mips::FCR9, Mips::FCR10, Mips::FCR11, Mips::FCR12, Mips::FCR13, Mips::FCR14, Mips::FCR15, Mips::FCR16, Mips::FCR17, Mips::FCR18, Mips::FCR19, Mips::FCR20, Mips::FCR21, Mips::FCR22, Mips::FCR23, Mips::FCR24, Mips::FCR25, Mips::FCR26, Mips::FCR27, Mips::FCR28, Mips::FCR29, Mips::FCR30, Mips::FCR31,
2966 /* 32 */ Mips::COP00, Mips::COP01, Mips::COP02, Mips::COP03, Mips::COP04, Mips::COP05, Mips::COP06, Mips::COP07, Mips::COP08, Mips::COP09, Mips::COP010, Mips::COP011, Mips::COP012, Mips::COP013, Mips::COP014, Mips::COP015, Mips::COP016, Mips::COP017, Mips::COP018, Mips::COP019, Mips::COP020, Mips::COP021, Mips::COP022, Mips::COP023, Mips::COP024, Mips::COP025, Mips::COP026, Mips::COP027, Mips::COP028, Mips::COP029, Mips::COP030, Mips::COP031,
2967 /* 64 */ Mips::COP20, Mips::COP21, Mips::COP22, Mips::COP23, Mips::COP24, Mips::COP25, Mips::COP26, Mips::COP27, Mips::COP28, Mips::COP29, Mips::COP210, Mips::COP211, Mips::COP212, Mips::COP213, Mips::COP214, Mips::COP215, Mips::COP216, Mips::COP217, Mips::COP218, Mips::COP219, Mips::COP220, Mips::COP221, Mips::COP222, Mips::COP223, Mips::COP224, Mips::COP225, Mips::COP226, Mips::COP227, Mips::COP228, Mips::COP229, Mips::COP230, Mips::COP231,
2968 /* 96 */ Mips::COP30, Mips::COP31, Mips::COP32, Mips::COP33, Mips::COP34, Mips::COP35, Mips::COP36, Mips::COP37, Mips::COP38, Mips::COP39, Mips::COP310, Mips::COP311, Mips::COP312, Mips::COP313, Mips::COP314, Mips::COP315, Mips::COP316, Mips::COP317, Mips::COP318, Mips::COP319, Mips::COP320, Mips::COP321, Mips::COP322, Mips::COP323, Mips::COP324, Mips::COP325, Mips::COP326, Mips::COP327, Mips::COP328, Mips::COP329, Mips::COP330, Mips::COP331,
2969 /* 128 */ Mips::R0, Mips::R1, Mips::R2, Mips::R3, Mips::R4, Mips::R5, Mips::R6, Mips::R7, Mips::R8, Mips::R9, Mips::R10, Mips::R11, Mips::R12, Mips::R13, Mips::R14, Mips::R15, Mips::R16, Mips::R17, Mips::R18, Mips::R19, Mips::R20, Mips::R21, Mips::R22, Mips::R23, Mips::R24, Mips::R25, Mips::R26, Mips::R27, Mips::R28, Mips::R29, Mips::R30, Mips::R31,
2970 /* 160 */ Mips::F0, Mips::F1, Mips::F2, Mips::F3, Mips::F4, Mips::F5, Mips::F6, Mips::F7, Mips::F8, Mips::F9, Mips::F10, Mips::F11, Mips::F12, Mips::F13, Mips::F14, Mips::F15, Mips::F16, Mips::F17, Mips::F18, Mips::F19, Mips::F20, Mips::F21, Mips::F22, Mips::F23, Mips::F24, Mips::F25, Mips::F26, Mips::F27, Mips::F28, Mips::F29, Mips::F30, Mips::F31,
2971 /* 192 */ Mips::R0, Mips::R1, Mips::R2, Mips::R3, Mips::R4, Mips::R5, Mips::R6, Mips::R7, Mips::R8, Mips::R9, Mips::R10, Mips::R11, Mips::R12, Mips::R13, Mips::R14, Mips::R15, Mips::R16, Mips::R17, Mips::R18, Mips::R19, Mips::R20, Mips::R21, Mips::R22, Mips::R23, Mips::R24, Mips::R25, Mips::R26, Mips::R27, Mips::R28, Mips::R29, Mips::R30, Mips::R31,
2972 /* 224 */ Mips::HWR0, Mips::HWR1, Mips::HWR2, Mips::HWR3, Mips::HWR4, Mips::HWR5, Mips::HWR6, Mips::HWR7, Mips::HWR8, Mips::HWR9, Mips::HWR10, Mips::HWR11, Mips::HWR12, Mips::HWR13, Mips::HWR14, Mips::HWR15, Mips::HWR16, Mips::HWR17, Mips::HWR18, Mips::HWR19, Mips::HWR20, Mips::HWR21, Mips::HWR22, Mips::HWR23, Mips::HWR24, Mips::HWR25, Mips::HWR26, Mips::HWR27, Mips::HWR28, Mips::HWR29, Mips::HWR30, Mips::HWR31,
2973 /* 256 */ Mips::MSAIR, Mips::MSACSR, Mips::MSAAccess, Mips::MSASave, Mips::MSAModify, Mips::MSARequest, Mips::MSAMap, Mips::MSAUnmap, Mips::MSA8, Mips::MSA9, Mips::MSA10, Mips::MSA11, Mips::MSA12, Mips::MSA13, Mips::MSA14, Mips::MSA15, Mips::MSA16, Mips::MSA17, Mips::MSA18, Mips::MSA19, Mips::MSA20, Mips::MSA21, Mips::MSA22, Mips::MSA23, Mips::MSA24, Mips::MSA25, Mips::MSA26, Mips::MSA27, Mips::MSA28, Mips::MSA29, Mips::MSA30, Mips::MSA31,
2974 /* 288 */ Mips::R1, Mips::R2, Mips::R3, Mips::R4, Mips::R5, Mips::R6, Mips::R7, Mips::R8, Mips::R9, Mips::R10, Mips::R11, Mips::R12, Mips::R13, Mips::R14, Mips::R15, Mips::R16, Mips::R17, Mips::R18, Mips::R19, Mips::R20, Mips::R21, Mips::R22, Mips::R23, Mips::R24, Mips::R25, Mips::R26, Mips::R27, Mips::R28, Mips::R29, Mips::R30, Mips::R31,
2975 /* 319 */ Mips::R2, Mips::R3, Mips::R4, Mips::R5, Mips::R6, Mips::R7, Mips::R16, Mips::R17, Mips::R29,
2976 /* 328 */ Mips::R2, Mips::R3, Mips::R4, Mips::R5, Mips::R6, Mips::R7, Mips::R16, Mips::R17,
2977 /* 336 */ Mips::FCC0, Mips::FCC1, Mips::FCC2, Mips::FCC3, Mips::FCC4, Mips::FCC5, Mips::FCC6, Mips::FCC7,
2978 /* 344 */ Mips::R16, Mips::R17, Mips::R2, Mips::R3, Mips::R4, Mips::R5, Mips::R6, Mips::R7,
2979 /* 352 */ Mips::R0, Mips::R17, Mips::R2, Mips::R3, Mips::R16, Mips::R18, Mips::R19, Mips::R20,
2980 /* 360 */ Mips::R0, Mips::R17, Mips::R2, Mips::R3, Mips::R4, Mips::R5, Mips::R6, Mips::R7,
2981 /* 368 */ Mips::R17, Mips::R2, Mips::R3, Mips::R4, Mips::R5, Mips::R6, Mips::R7,
2982 /* 375 */ Mips::R17, Mips::R2, Mips::R3, Mips::R16, Mips::R18, Mips::R19, Mips::R20,
2983 /* 382 */ Mips::R5, Mips::R6, Mips::R7, Mips::R21, Mips::R22,
2984 /* 387 */ Mips::R17, Mips::R2, Mips::R3, Mips::R16,
2985 /* 391 */ Mips::R0, Mips::R17, Mips::R2, Mips::R3,
2986 /* 395 */ Mips::HI0, Mips::HI1, Mips::HI2, Mips::HI3,
2987 /* 399 */ Mips::LO0, Mips::LO1, Mips::LO2, Mips::LO3,
2988 /* 403 */ Mips::R5, Mips::R6, Mips::R7,
2989 /* 406 */ Mips::R4, Mips::R5, Mips::R6,
2990 /* 409 */ Mips::R17, Mips::R2, Mips::R3,
2991 /* 412 */ Mips::R5, Mips::R6,
2992 /* 414 */ Mips::R31,
2993 /* 415 */ Mips::R29,
2994 /* 416 */ Mips::DSPCCond,
2995 /* 417 */ Mips::R28,
2996 /* 418 */ Mips::R0,
2997 /* 419 */ Mips::HI0,
2998 /* 420 */ Mips::LO0,
2999 /* 421 */ Mips::R29,
3000 /* 422 */ Mips::D0_64, Mips::D1_64, Mips::D2_64, Mips::D3_64, Mips::D4_64, Mips::D5_64, Mips::D6_64, Mips::D7_64, Mips::D8_64, Mips::D9_64, Mips::D10_64, Mips::D11_64, Mips::D12_64, Mips::D13_64, Mips::D14_64, Mips::D15_64, Mips::D16_64, Mips::D17_64, Mips::D18_64, Mips::D19_64, Mips::D20_64, Mips::D21_64, Mips::D22_64, Mips::D23_64, Mips::D24_64, Mips::D25_64, Mips::D26_64, Mips::D27_64, Mips::D28_64, Mips::D29_64, Mips::D30_64, Mips::D31_64,
3001 /* 454 */ Mips::R0_64, Mips::R1_64, Mips::R2_64, Mips::R3_64, Mips::R4_64, Mips::R5_64, Mips::R6_64, Mips::R7_64, Mips::R8_64, Mips::R9_64, Mips::R10_64, Mips::R11_64, Mips::R12_64, Mips::R13_64, Mips::R14_64, Mips::R15_64, Mips::R16_64, Mips::R17_64, Mips::R18_64, Mips::R19_64, Mips::R20_64, Mips::R21_64, Mips::R22_64, Mips::R23_64, Mips::R24_64, Mips::R25_64, Mips::R26_64, Mips::R27_64, Mips::R28_64, Mips::R29_64, Mips::R30_64, Mips::R31_64,
3002 /* 486 */ Mips::R1_64, Mips::R2_64, Mips::R3_64, Mips::R4_64, Mips::R5_64, Mips::R6_64, Mips::R7_64, Mips::R8_64, Mips::R9_64, Mips::R10_64, Mips::R11_64, Mips::R12_64, Mips::R13_64, Mips::R14_64, Mips::R15_64, Mips::R16_64, Mips::R17_64, Mips::R18_64, Mips::R19_64, Mips::R20_64, Mips::R21_64, Mips::R22_64, Mips::R23_64, Mips::R24_64, Mips::R25_64, Mips::R26_64, Mips::R27_64, Mips::R28_64, Mips::R29_64, Mips::R30_64, Mips::R31_64,
3003 /* 517 */ Mips::D0, Mips::D1, Mips::D2, Mips::D3, Mips::D4, Mips::D5, Mips::D6, Mips::D7, Mips::D8, Mips::D9, Mips::D10, Mips::D11, Mips::D12, Mips::D13, Mips::D14, Mips::D15,
3004 /* 533 */ Mips::R2_64, Mips::R3_64, Mips::R4_64, Mips::R5_64, Mips::R6_64, Mips::R7_64, Mips::R16_64, Mips::R17_64, Mips::R29_64,
3005 /* 542 */ Mips::R2_64, Mips::R3_64, Mips::R4_64, Mips::R5_64, Mips::R6_64, Mips::R7_64, Mips::R16_64, Mips::R17_64,
3006 /* 550 */ Mips::R0_64, Mips::R2_64, Mips::R3_64, Mips::R16_64, Mips::R17_64, Mips::R18_64, Mips::R19_64, Mips::R20_64,
3007 /* 558 */ Mips::R0_64, Mips::R2_64, Mips::R3_64, Mips::R4_64, Mips::R5_64, Mips::R6_64, Mips::R7_64, Mips::R17_64,
3008 /* 566 */ Mips::R2_64, Mips::R3_64, Mips::R4_64, Mips::R5_64, Mips::R6_64, Mips::R7_64, Mips::R17_64,
3009 /* 573 */ Mips::R2_64, Mips::R3_64, Mips::R16_64, Mips::R17_64, Mips::R18_64, Mips::R19_64, Mips::R20_64,
3010 /* 580 */ Mips::R5_64, Mips::R6_64, Mips::R7_64, Mips::R21_64, Mips::R22_64,
3011 /* 585 */ Mips::AC0, Mips::AC1, Mips::AC2, Mips::AC3,
3012 /* 589 */ Mips::R2_64, Mips::R3_64, Mips::R16_64, Mips::R17_64,
3013 /* 593 */ Mips::R0_64, Mips::R2_64, Mips::R3_64, Mips::R17_64,
3014 /* 597 */ Mips::R5_64, Mips::R6_64, Mips::R7_64,
3015 /* 600 */ Mips::R4_64, Mips::R5_64, Mips::R6_64,
3016 /* 603 */ Mips::R2_64, Mips::R3_64, Mips::R17_64,
3017 /* 606 */ Mips::MPL0, Mips::MPL1, Mips::MPL2,
3018 /* 609 */ Mips::P0, Mips::P1, Mips::P2,
3019 /* 612 */ Mips::R5_64, Mips::R6_64,
3020 /* 614 */ Mips::AC0,
3021 /* 615 */ Mips::R28_64,
3022 /* 616 */ Mips::R31_64,
3023 /* 617 */ Mips::R0_64,
3024 /* 618 */ Mips::HI0_64,
3025 /* 619 */ Mips::LO0_64,
3026 /* 620 */ Mips::R29_64,
3027 /* 621 */ Mips::W0, Mips::W1, Mips::W2, Mips::W3, Mips::W4, Mips::W5, Mips::W6, Mips::W7, Mips::W8, Mips::W9, Mips::W10, Mips::W11, Mips::W12, Mips::W13, Mips::W14, Mips::W15, Mips::W16, Mips::W17, Mips::W18, Mips::W19, Mips::W20, Mips::W21, Mips::W22, Mips::W23, Mips::W24, Mips::W25, Mips::W26, Mips::W27, Mips::W28, Mips::W29, Mips::W30, Mips::W31,
3028 /* 653 */ Mips::W0, Mips::W1, Mips::W2, Mips::W3, Mips::W4, Mips::W5, Mips::W6, Mips::W7, Mips::W8, Mips::W9, Mips::W10, Mips::W11, Mips::W12, Mips::W13, Mips::W14, Mips::W15, Mips::W16, Mips::W17, Mips::W18, Mips::W19, Mips::W20, Mips::W21, Mips::W22, Mips::W23, Mips::W24, Mips::W25, Mips::W26, Mips::W27, Mips::W28, Mips::W29, Mips::W30, Mips::W31,
3029 /* 685 */ Mips::W0, Mips::W1, Mips::W2, Mips::W3, Mips::W4, Mips::W5, Mips::W6, Mips::W7, Mips::W8, Mips::W9, Mips::W10, Mips::W11, Mips::W12, Mips::W13, Mips::W14, Mips::W15, Mips::W16, Mips::W17, Mips::W18, Mips::W19, Mips::W20, Mips::W21, Mips::W22, Mips::W23, Mips::W24, Mips::W25, Mips::W26, Mips::W27, Mips::W28, Mips::W29, Mips::W30, Mips::W31,
3030 /* 717 */ Mips::W0, Mips::W1, Mips::W2, Mips::W3, Mips::W4, Mips::W5, Mips::W6, Mips::W7, Mips::W8, Mips::W9, Mips::W10, Mips::W11, Mips::W12, Mips::W13, Mips::W14, Mips::W15, Mips::W16, Mips::W17, Mips::W18, Mips::W19, Mips::W20, Mips::W21, Mips::W22, Mips::W23, Mips::W24, Mips::W25, Mips::W26, Mips::W27, Mips::W28, Mips::W29, Mips::W30, Mips::W31,
3031 /* 749 */ Mips::W0, Mips::W2, Mips::W4, Mips::W6, Mips::W8, Mips::W10, Mips::W12, Mips::W14, Mips::W16, Mips::W18, Mips::W20, Mips::W22, Mips::W24, Mips::W26, Mips::W28, Mips::W30,
3032 /* 765 */ Mips::AC0_64,
3033 },
3034 .BitSets: {
3035 /* 0 */ 0xff, 0xff, 0xff, 0xff,
3036 /* 4 */ 0xff, 0x03, 0x00, 0xc0, 0xff, 0xff, 0x0f,
3037 /* 11 */ 0xff, 0x03, 0x00, 0x00, 0x00, 0xfc, 0xff, 0xff,
3038 /* 19 */ 0xff, 0x03, 0x00, 0x00, 0x00, 0x00, 0xc0, 0xff, 0xff, 0x0f,
3039 /* 29 */ 0xff, 0xff, 0xff, 0xff,
3040 /* 33 */ 0xff, 0xff, 0xff, 0xff,
3041 /* 37 */ 0xff, 0xff, 0xff, 0xff,
3042 /* 41 */ 0xff, 0xff, 0xff, 0xff,
3043 /* 45 */ 0xff, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0x00, 0xf0, 0xff, 0xff, 0x0f,
3044 /* 83 */ 0xff, 0xff, 0xff, 0x7f,
3045 /* 87 */ 0x3f, 0xc0, 0x00, 0x08,
3046 /* 91 */ 0x3f, 0xc0,
3047 /* 93 */ 0xff,
3048 /* 94 */ 0x3f, 0xc0,
3049 /* 96 */ 0x0d, 0x00, 0x1f,
3050 /* 99 */ 0xfd, 0x00, 0x02,
3051 /* 102 */ 0x3f, 0x80,
3052 /* 104 */ 0x03, 0xc0, 0x07,
3053 /* 107 */ 0x07, 0x00, 0x03,
3054 /* 110 */ 0x03, 0xc0,
3055 /* 112 */ 0x0d, 0x00, 0x02,
3056 /* 115 */ 0x0f,
3057 /* 116 */ 0x0f,
3058 /* 117 */ 0x07,
3059 /* 118 */ 0x07,
3060 /* 119 */ 0x03, 0x80,
3061 /* 121 */ 0x03,
3062 /* 122 */ 0x01,
3063 /* 123 */ 0x01,
3064 /* 124 */ 0x01,
3065 /* 125 */ 0x01,
3066 /* 126 */ 0x01,
3067 /* 127 */ 0x01,
3068 /* 128 */ 0x01,
3069 /* 129 */ 0x01,
3070 /* 130 */ 0xff, 0xff, 0xff, 0xff,
3071 /* 134 */ 0xff, 0xff, 0xff, 0xff,
3072 /* 138 */ 0xff, 0xff, 0xff, 0x7f,
3073 /* 142 */ 0xff, 0xff,
3074 /* 144 */ 0x3f, 0xc0, 0x00, 0x08,
3075 /* 148 */ 0x3f, 0xc0,
3076 /* 150 */ 0x0d, 0x00, 0x1f,
3077 /* 153 */ 0xfd, 0x00, 0x02,
3078 /* 156 */ 0x3f, 0x80,
3079 /* 158 */ 0x03, 0xc0, 0x07,
3080 /* 161 */ 0x07, 0x00, 0x03,
3081 /* 164 */ 0x0f,
3082 /* 165 */ 0x03, 0xc0,
3083 /* 167 */ 0x0d, 0x00, 0x02,
3084 /* 170 */ 0x07,
3085 /* 171 */ 0x07,
3086 /* 172 */ 0x03, 0x80,
3087 /* 174 */ 0x07,
3088 /* 175 */ 0x07,
3089 /* 176 */ 0x03,
3090 /* 177 */ 0x01,
3091 /* 178 */ 0x01,
3092 /* 179 */ 0x01,
3093 /* 180 */ 0x01,
3094 /* 181 */ 0x01,
3095 /* 182 */ 0x01,
3096 /* 183 */ 0x01,
3097 /* 184 */ 0xff, 0xff, 0xff, 0xff,
3098 /* 188 */ 0xff, 0xff, 0xff, 0xff,
3099 /* 192 */ 0xff, 0xff, 0xff, 0xff,
3100 /* 196 */ 0xff, 0xff, 0xff, 0xff,
3101 /* 200 */ 0x55, 0x55, 0x55, 0x55,
3102 /* 204 */ 0x01,
3103 },
3104 .SubClassMasks: {
3105 // 0 CCR
3106 0x00000001, 0x00000000, 0x00000000,
3107 // 3 COP0
3108 0x00000002, 0x00000000, 0x00000000,
3109 // 6 COP2
3110 0x00000004, 0x00000000, 0x00000000,
3111 // 9 COP3
3112 0x00000008, 0x00000000, 0x00000000,
3113 // 12 DSPR
3114 0xdf9fee50, 0x00000004, 0x00000000,
3115 0x00000000, 0x274fbfb0, 0x00000000, // sub_32
3116 // 18 FGR32
3117 0x00000020, 0x00000000, 0x00000000,
3118 0x00000000, 0x00000040, 0x00000000, // sub_hi
3119 0x00000000, 0xc0000048, 0x00000007, // sub_lo
3120 // 27 GPR32
3121 0xdf9fee40, 0x00000004, 0x00000000,
3122 0x00000000, 0x274fbfb0, 0x00000000, // sub_32
3123 // 33 HWRegs
3124 0x00000080, 0x00000000, 0x00000000,
3125 // 36 MSACtrl
3126 0x00000100, 0x00000000, 0x00000000,
3127 // 39 GPR32NONZERO
3128 0x5f8f2e00, 0x00000004, 0x00000000,
3129 0x00000000, 0x234eb9a0, 0x00000000, // sub_32
3130 // 45 CPU16RegsPlusSP
3131 0x17892c00, 0x00000004, 0x00000000,
3132 0x00000000, 0x204e8980, 0x00000000, // sub_32
3133 // 51 CPU16Regs
3134 0x07892800, 0x00000000, 0x00000000,
3135 0x00000000, 0x004e8900, 0x00000000, // sub_32
3136 // 57 FCC
3137 0x00001000, 0x00000000, 0x00000000,
3138 // 60 GPRMM16
3139 0x07892000, 0x00000000, 0x00000000,
3140 0x00000000, 0x004e8900, 0x00000000, // sub_32
3141 // 66 GPRMM16MoveP
3142 0x821a4000, 0x00000000, 0x00000000,
3143 0x00000000, 0x04099200, 0x00000000, // sub_32
3144 // 72 GPRMM16Zero
3145 0x87918000, 0x00000000, 0x00000000,
3146 0x00000000, 0x044f0c00, 0x00000000, // sub_32
3147 // 78 CPU16Regs_and_GPRMM16Zero
3148 0x07810000, 0x00000000, 0x00000000,
3149 0x00000000, 0x004e0800, 0x00000000, // sub_32
3150 // 84 GPR32NONZERO_and_GPRMM16MoveP
3151 0x020a0000, 0x00000000, 0x00000000,
3152 0x00000000, 0x00089000, 0x00000000, // sub_32
3153 // 90 GPRMM16MovePPairSecond
3154 0x04840000, 0x00000000, 0x00000000,
3155 0x00000000, 0x00422000, 0x00000000, // sub_32
3156 // 96 CPU16Regs_and_GPRMM16MoveP
3157 0x02080000, 0x00000000, 0x00000000,
3158 0x00000000, 0x00088000, 0x00000000, // sub_32
3159 // 102 GPRMM16MoveP_and_GPRMM16Zero
3160 0x82100000, 0x00000000, 0x00000000,
3161 0x00000000, 0x04090000, 0x00000000, // sub_32
3162 // 108 HI32DSP
3163 0x00200000, 0x00000001, 0x00000000,
3164 0x00000000, 0x08000000, 0x00000000, // sub_32
3165 0x00000000, 0x00804000, 0x00000000, // sub_hi
3166 0x00000000, 0x00000000, 0x00000008, // sub_hi_then_sub_32
3167 // 120 LO32DSP
3168 0x00400000, 0x00000002, 0x00000000,
3169 0x00000000, 0x10000000, 0x00000008, // sub_32
3170 0x00000000, 0x00804000, 0x00000000, // sub_lo
3171 // 129 CPU16Regs_and_GPRMM16MovePPairSecond
3172 0x04800000, 0x00000000, 0x00000000,
3173 0x00000000, 0x00420000, 0x00000000, // sub_32
3174 // 135 GPRMM16MovePPairFirst
3175 0x05000000, 0x00000000, 0x00000000,
3176 0x00000000, 0x00440000, 0x00000000, // sub_32
3177 // 141 GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero
3178 0x02000000, 0x00000000, 0x00000000,
3179 0x00000000, 0x00080000, 0x00000000, // sub_32
3180 // 147 GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond
3181 0x04000000, 0x00000000, 0x00000000,
3182 0x00000000, 0x00400000, 0x00000000, // sub_32
3183 // 153 CPURAReg
3184 0x08000000, 0x00000000, 0x00000000,
3185 0x00000000, 0x02000000, 0x00000000, // sub_32
3186 // 159 CPUSPReg
3187 0x10000000, 0x00000004, 0x00000000,
3188 0x00000000, 0x20000000, 0x00000000, // sub_32
3189 // 165 DSPCC
3190 0x20000000, 0x00000000, 0x00000000,
3191 // 168 GP32
3192 0x40000000, 0x00000000, 0x00000000,
3193 0x00000000, 0x01000000, 0x00000000, // sub_32
3194 // 174 GPR32ZERO
3195 0x80000000, 0x00000000, 0x00000000,
3196 0x00000000, 0x04000000, 0x00000000, // sub_32
3197 // 180 HI32
3198 0x00000000, 0x00000001, 0x00000000,
3199 0x00000000, 0x08000000, 0x00000000, // sub_32
3200 0x00000000, 0x00800000, 0x00000000, // sub_hi
3201 0x00000000, 0x00000000, 0x00000008, // sub_hi_then_sub_32
3202 // 192 LO32
3203 0x00000000, 0x00000002, 0x00000000,
3204 0x00000000, 0x10000000, 0x00000008, // sub_32
3205 0x00000000, 0x00800000, 0x00000000, // sub_lo
3206 // 201 SP32
3207 0x00000000, 0x00000004, 0x00000000,
3208 0x00000000, 0x20000000, 0x00000000, // sub_32
3209 // 207 FGR64
3210 0x00000000, 0x00000008, 0x00000000,
3211 0x00000000, 0xc0000000, 0x00000007, // sub_64
3212 // 213 GPR64
3213 0x00000000, 0x274fbfb0, 0x00000000,
3214 // 216 GPR64_with_sub_32_in_GPR32NONZERO
3215 0x00000000, 0x234eb9a0, 0x00000000,
3216 // 219 AFGR64
3217 0x00000000, 0x00000040, 0x00000000,
3218 // 222 GPR64_with_sub_32_in_CPU16RegsPlusSP
3219 0x00000000, 0x204e8980, 0x00000000,
3220 // 225 GPR64_with_sub_32_in_CPU16Regs
3221 0x00000000, 0x004e8900, 0x00000000,
3222 // 228 GPR64_with_sub_32_in_GPRMM16MoveP
3223 0x00000000, 0x04099200, 0x00000000,
3224 // 231 GPR64_with_sub_32_in_GPRMM16Zero
3225 0x00000000, 0x044f0c00, 0x00000000,
3226 // 234 GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16Zero
3227 0x00000000, 0x004e0800, 0x00000000,
3228 // 237 GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MoveP
3229 0x00000000, 0x00089000, 0x00000000,
3230 // 240 GPR64_with_sub_32_in_GPRMM16MovePPairSecond
3231 0x00000000, 0x00422000, 0x00000000,
3232 // 243 ACC64DSP
3233 0x00000000, 0x00804000, 0x00000000,
3234 0x00000000, 0x00000000, 0x00000008, // sub_32_sub_hi_then_sub_32
3235 // 249 GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MoveP
3236 0x00000000, 0x00088000, 0x00000000,
3237 // 252 GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16Zero
3238 0x00000000, 0x04090000, 0x00000000,
3239 // 255 GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePPairSecond
3240 0x00000000, 0x00420000, 0x00000000,
3241 // 258 GPR64_with_sub_32_in_GPRMM16MovePPairFirst
3242 0x00000000, 0x00440000, 0x00000000,
3243 // 261 GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero
3244 0x00000000, 0x00080000, 0x00000000,
3245 // 264 OCTEON_MPL
3246 0x00000000, 0x00100000, 0x00000000,
3247 // 267 OCTEON_P
3248 0x00000000, 0x00200000, 0x00000000,
3249 // 270 GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond
3250 0x00000000, 0x00400000, 0x00000000,
3251 // 273 ACC64
3252 0x00000000, 0x00800000, 0x00000000,
3253 0x00000000, 0x00000000, 0x00000008, // sub_32_sub_hi_then_sub_32
3254 // 279 GP64
3255 0x00000000, 0x01000000, 0x00000000,
3256 // 282 GPR64_with_sub_32_in_CPURAReg
3257 0x00000000, 0x02000000, 0x00000000,
3258 // 285 GPR64_with_sub_32_in_GPR32ZERO
3259 0x00000000, 0x04000000, 0x00000000,
3260 // 288 HI64
3261 0x00000000, 0x08000000, 0x00000000,
3262 0x00000000, 0x00000000, 0x00000008, // sub_hi
3263 // 294 LO64
3264 0x00000000, 0x10000000, 0x00000000,
3265 0x00000000, 0x00000000, 0x00000008, // sub_lo
3266 // 300 SP64
3267 0x00000000, 0x20000000, 0x00000000,
3268 // 303 MSA128B
3269 0x00000000, 0xc0000000, 0x00000007,
3270 // 306 MSA128D
3271 0x00000000, 0xc0000000, 0x00000007,
3272 // 309 MSA128H
3273 0x00000000, 0xc0000000, 0x00000007,
3274 // 312 MSA128W
3275 0x00000000, 0xc0000000, 0x00000007,
3276 // 315 MSA128WEvens
3277 0x00000000, 0x00000000, 0x00000004,
3278 // 318 ACC128
3279 0x00000000, 0x00000000, 0x00000008,
3280 },
3281 .SuperRegIdxSeqs: {
3282 /* 0 */ 1, 0,
3283 /* 2 */ 2, 0,
3284 /* 4 */ 8, 0,
3285 /* 6 */ 1, 9, 0,
3286 /* 9 */ 8, 9, 0,
3287 /* 12 */ 1, 8, 10, 0,
3288 /* 16 */ 11, 0,
3289 },
3290 .SuperClasses: {
3291 /* 0 CCR */
3292 /* 0 COP0 */
3293 /* 0 COP2 */
3294 /* 0 COP3 */
3295 /* 0 DSPR */
3296 /* 0 FGR32 */
3297 /* 0 GPR32 */ Mips::DSPRRegClassID,
3298 /* 1 HWRegs */
3299 /* 1 MSACtrl */
3300 /* 1 GPR32NONZERO */ Mips::DSPRRegClassID, Mips::GPR32RegClassID,
3301 /* 3 CPU16RegsPlusSP */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID,
3302 /* 6 CPU16Regs */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID,
3303 /* 10 FCC */
3304 /* 10 GPRMM16 */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID, Mips::CPU16RegsRegClassID,
3305 /* 15 GPRMM16MoveP */ Mips::DSPRRegClassID, Mips::GPR32RegClassID,
3306 /* 17 GPRMM16Zero */ Mips::DSPRRegClassID, Mips::GPR32RegClassID,
3307 /* 19 CPU16Regs_and_GPRMM16Zero */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID, Mips::CPU16RegsRegClassID, Mips::GPRMM16RegClassID, Mips::GPRMM16ZeroRegClassID,
3308 /* 26 GPR32NONZERO_and_GPRMM16MoveP */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::GPRMM16MovePRegClassID,
3309 /* 30 GPRMM16MovePPairSecond */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID,
3310 /* 33 CPU16Regs_and_GPRMM16MoveP */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID, Mips::CPU16RegsRegClassID, Mips::GPRMM16RegClassID, Mips::GPRMM16MovePRegClassID, Mips::GPR32NONZERO_and_GPRMM16MovePRegClassID,
3311 /* 41 GPRMM16MoveP_and_GPRMM16Zero */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPRMM16MovePRegClassID, Mips::GPRMM16ZeroRegClassID,
3312 /* 45 HI32DSP */
3313 /* 45 LO32DSP */
3314 /* 45 CPU16Regs_and_GPRMM16MovePPairSecond */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID, Mips::CPU16RegsRegClassID, Mips::GPRMM16RegClassID, Mips::GPRMM16ZeroRegClassID, Mips::CPU16Regs_and_GPRMM16ZeroRegClassID, Mips::GPRMM16MovePPairSecondRegClassID,
3315 /* 54 GPRMM16MovePPairFirst */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID, Mips::CPU16RegsRegClassID, Mips::GPRMM16RegClassID, Mips::GPRMM16ZeroRegClassID, Mips::CPU16Regs_and_GPRMM16ZeroRegClassID,
3316 /* 62 GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID, Mips::CPU16RegsRegClassID, Mips::GPRMM16RegClassID, Mips::GPRMM16MovePRegClassID, Mips::GPRMM16ZeroRegClassID, Mips::CPU16Regs_and_GPRMM16ZeroRegClassID, Mips::GPR32NONZERO_and_GPRMM16MovePRegClassID, Mips::CPU16Regs_and_GPRMM16MovePRegClassID, Mips::GPRMM16MoveP_and_GPRMM16ZeroRegClassID,
3317 /* 74 GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID, Mips::CPU16RegsRegClassID, Mips::GPRMM16RegClassID, Mips::GPRMM16ZeroRegClassID, Mips::CPU16Regs_and_GPRMM16ZeroRegClassID, Mips::GPRMM16MovePPairSecondRegClassID, Mips::CPU16Regs_and_GPRMM16MovePPairSecondRegClassID, Mips::GPRMM16MovePPairFirstRegClassID,
3318 /* 85 CPURAReg */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID,
3319 /* 88 CPUSPReg */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID,
3320 /* 92 DSPCC */
3321 /* 92 GP32 */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID,
3322 /* 95 GPR32ZERO */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPRMM16MovePRegClassID, Mips::GPRMM16ZeroRegClassID, Mips::GPRMM16MoveP_and_GPRMM16ZeroRegClassID,
3323 /* 100 HI32 */ Mips::HI32DSPRegClassID,
3324 /* 101 LO32 */ Mips::LO32DSPRegClassID,
3325 /* 102 SP32 */ Mips::DSPRRegClassID, Mips::GPR32RegClassID, Mips::GPR32NONZERORegClassID, Mips::CPU16RegsPlusSPRegClassID, Mips::CPUSPRegRegClassID,
3326 /* 107 FGR64 */
3327 /* 107 GPR64 */
3328 /* 107 GPR64_with_sub_32_in_GPR32NONZERO */ Mips::GPR64RegClassID,
3329 /* 108 AFGR64 */
3330 /* 108 GPR64_with_sub_32_in_CPU16RegsPlusSP */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID,
3331 /* 110 GPR64_with_sub_32_in_CPU16Regs */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsPlusSPRegClassID,
3332 /* 113 GPR64_with_sub_32_in_GPRMM16MoveP */ Mips::GPR64RegClassID,
3333 /* 114 GPR64_with_sub_32_in_GPRMM16Zero */ Mips::GPR64RegClassID,
3334 /* 115 GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16Zero */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsPlusSPRegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16ZeroRegClassID,
3335 /* 120 GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MoveP */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MovePRegClassID,
3336 /* 123 GPR64_with_sub_32_in_GPRMM16MovePPairSecond */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID,
3337 /* 125 ACC64DSP */
3338 /* 125 GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MoveP */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsPlusSPRegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MovePRegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MovePRegClassID,
3339 /* 131 GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16Zero */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MovePRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16ZeroRegClassID,
3340 /* 134 GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePPairSecond */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsPlusSPRegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16ZeroRegClassID, Mips::GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16ZeroRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MovePPairSecondRegClassID,
3341 /* 141 GPR64_with_sub_32_in_GPRMM16MovePPairFirst */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsPlusSPRegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16ZeroRegClassID, Mips::GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16ZeroRegClassID,
3342 /* 147 GPR64_with_sub_32_in_GPRMM16MoveP_and_CPU16Regs_and_GPRMM16Zero */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsPlusSPRegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MovePRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16ZeroRegClassID, Mips::GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16ZeroRegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERO_and_GPRMM16MovePRegClassID, Mips::GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16ZeroRegClassID,
3343 /* 157 OCTEON_MPL */
3344 /* 157 OCTEON_P */
3345 /* 157 GPR64_with_sub_32_in_GPRMM16MovePPairFirst_and_GPRMM16MovePPairSecond */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsPlusSPRegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16ZeroRegClassID, Mips::GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16ZeroRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MovePPairSecondRegClassID, Mips::GPR64_with_sub_32_in_CPU16Regs_and_GPRMM16MovePPairSecondRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MovePPairFirstRegClassID,
3346 /* 166 ACC64 */ Mips::ACC64DSPRegClassID,
3347 /* 167 GP64 */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID,
3348 /* 169 GPR64_with_sub_32_in_CPURAReg */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID,
3349 /* 171 GPR64_with_sub_32_in_GPR32ZERO */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MovePRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16ZeroRegClassID, Mips::GPR64_with_sub_32_in_GPRMM16MoveP_and_GPRMM16ZeroRegClassID,
3350 /* 175 HI64 */
3351 /* 175 LO64 */
3352 /* 175 SP64 */ Mips::GPR64RegClassID, Mips::GPR64_with_sub_32_in_GPR32NONZERORegClassID, Mips::GPR64_with_sub_32_in_CPU16RegsPlusSPRegClassID,
3353 /* 178 MSA128B */ Mips::MSA128DRegClassID, Mips::MSA128HRegClassID, Mips::MSA128WRegClassID,
3354 /* 181 MSA128D */ Mips::MSA128BRegClassID, Mips::MSA128HRegClassID, Mips::MSA128WRegClassID,
3355 /* 184 MSA128H */ Mips::MSA128BRegClassID, Mips::MSA128DRegClassID, Mips::MSA128WRegClassID,
3356 /* 187 MSA128W */ Mips::MSA128BRegClassID, Mips::MSA128DRegClassID, Mips::MSA128HRegClassID,
3357 /* 190 MSA128WEvens */ Mips::MSA128BRegClassID, Mips::MSA128DRegClassID, Mips::MSA128HRegClassID, Mips::MSA128WRegClassID,
3358 /* 194 ACC128 */
3359 }
3360};
3361
3362const MCRegisterClass &getMipsMCRegisterClass(unsigned RC) {
3363 return MipsMCRegisterClassStorage.Classes[RC];
3364}
3365
3366// Mips Dwarf<->LLVM register mappings.
3367extern const MCRegisterInfo::DwarfLLVMRegPair MipsDwarfFlavour0Dwarf2L[] = {
3368 { .FromReg: 0U, .ToReg: Mips::R0_64 },
3369 { .FromReg: 1U, .ToReg: Mips::R1_64 },
3370 { .FromReg: 2U, .ToReg: Mips::R2_64 },
3371 { .FromReg: 3U, .ToReg: Mips::R3_64 },
3372 { .FromReg: 4U, .ToReg: Mips::R4_64 },
3373 { .FromReg: 5U, .ToReg: Mips::R5_64 },
3374 { .FromReg: 6U, .ToReg: Mips::R6_64 },
3375 { .FromReg: 7U, .ToReg: Mips::R7_64 },
3376 { .FromReg: 8U, .ToReg: Mips::R8_64 },
3377 { .FromReg: 9U, .ToReg: Mips::R9_64 },
3378 { .FromReg: 10U, .ToReg: Mips::R10_64 },
3379 { .FromReg: 11U, .ToReg: Mips::R11_64 },
3380 { .FromReg: 12U, .ToReg: Mips::R12_64 },
3381 { .FromReg: 13U, .ToReg: Mips::R13_64 },
3382 { .FromReg: 14U, .ToReg: Mips::R14_64 },
3383 { .FromReg: 15U, .ToReg: Mips::R15_64 },
3384 { .FromReg: 16U, .ToReg: Mips::R16_64 },
3385 { .FromReg: 17U, .ToReg: Mips::R17_64 },
3386 { .FromReg: 18U, .ToReg: Mips::R18_64 },
3387 { .FromReg: 19U, .ToReg: Mips::R19_64 },
3388 { .FromReg: 20U, .ToReg: Mips::R20_64 },
3389 { .FromReg: 21U, .ToReg: Mips::R21_64 },
3390 { .FromReg: 22U, .ToReg: Mips::R22_64 },
3391 { .FromReg: 23U, .ToReg: Mips::R23_64 },
3392 { .FromReg: 24U, .ToReg: Mips::R24_64 },
3393 { .FromReg: 25U, .ToReg: Mips::R25_64 },
3394 { .FromReg: 26U, .ToReg: Mips::R26_64 },
3395 { .FromReg: 27U, .ToReg: Mips::R27_64 },
3396 { .FromReg: 28U, .ToReg: Mips::R28_64 },
3397 { .FromReg: 29U, .ToReg: Mips::R29_64 },
3398 { .FromReg: 30U, .ToReg: Mips::R30_64 },
3399 { .FromReg: 31U, .ToReg: Mips::R31_64 },
3400 { .FromReg: 32U, .ToReg: Mips::D0_64 },
3401 { .FromReg: 33U, .ToReg: Mips::D1_64 },
3402 { .FromReg: 34U, .ToReg: Mips::D2_64 },
3403 { .FromReg: 35U, .ToReg: Mips::D3_64 },
3404 { .FromReg: 36U, .ToReg: Mips::D4_64 },
3405 { .FromReg: 37U, .ToReg: Mips::D5_64 },
3406 { .FromReg: 38U, .ToReg: Mips::D6_64 },
3407 { .FromReg: 39U, .ToReg: Mips::D7_64 },
3408 { .FromReg: 40U, .ToReg: Mips::D8_64 },
3409 { .FromReg: 41U, .ToReg: Mips::D9_64 },
3410 { .FromReg: 42U, .ToReg: Mips::D10_64 },
3411 { .FromReg: 43U, .ToReg: Mips::D11_64 },
3412 { .FromReg: 44U, .ToReg: Mips::D12_64 },
3413 { .FromReg: 45U, .ToReg: Mips::D13_64 },
3414 { .FromReg: 46U, .ToReg: Mips::D14_64 },
3415 { .FromReg: 47U, .ToReg: Mips::D15_64 },
3416 { .FromReg: 48U, .ToReg: Mips::D16_64 },
3417 { .FromReg: 49U, .ToReg: Mips::D17_64 },
3418 { .FromReg: 50U, .ToReg: Mips::D18_64 },
3419 { .FromReg: 51U, .ToReg: Mips::D19_64 },
3420 { .FromReg: 52U, .ToReg: Mips::D20_64 },
3421 { .FromReg: 53U, .ToReg: Mips::D21_64 },
3422 { .FromReg: 54U, .ToReg: Mips::D22_64 },
3423 { .FromReg: 55U, .ToReg: Mips::D23_64 },
3424 { .FromReg: 56U, .ToReg: Mips::D24_64 },
3425 { .FromReg: 57U, .ToReg: Mips::D25_64 },
3426 { .FromReg: 58U, .ToReg: Mips::D26_64 },
3427 { .FromReg: 59U, .ToReg: Mips::D27_64 },
3428 { .FromReg: 60U, .ToReg: Mips::D28_64 },
3429 { .FromReg: 61U, .ToReg: Mips::D29_64 },
3430 { .FromReg: 62U, .ToReg: Mips::D30_64 },
3431 { .FromReg: 63U, .ToReg: Mips::D31_64 },
3432 { .FromReg: 64U, .ToReg: Mips::HI0 },
3433 { .FromReg: 65U, .ToReg: Mips::LO0 },
3434 { .FromReg: 176U, .ToReg: Mips::HI1 },
3435 { .FromReg: 177U, .ToReg: Mips::LO1 },
3436 { .FromReg: 178U, .ToReg: Mips::HI2 },
3437 { .FromReg: 179U, .ToReg: Mips::LO2 },
3438 { .FromReg: 180U, .ToReg: Mips::HI3 },
3439 { .FromReg: 181U, .ToReg: Mips::LO3 },
3440};
3441extern const unsigned MipsDwarfFlavour0Dwarf2LSize = std::size(MipsDwarfFlavour0Dwarf2L);
3442
3443extern const MCRegisterInfo::DwarfLLVMRegPair MipsEHFlavour0Dwarf2L[] = {
3444 { .FromReg: 0U, .ToReg: Mips::R0_64 },
3445 { .FromReg: 1U, .ToReg: Mips::R1_64 },
3446 { .FromReg: 2U, .ToReg: Mips::R2_64 },
3447 { .FromReg: 3U, .ToReg: Mips::R3_64 },
3448 { .FromReg: 4U, .ToReg: Mips::R4_64 },
3449 { .FromReg: 5U, .ToReg: Mips::R5_64 },
3450 { .FromReg: 6U, .ToReg: Mips::R6_64 },
3451 { .FromReg: 7U, .ToReg: Mips::R7_64 },
3452 { .FromReg: 8U, .ToReg: Mips::R8_64 },
3453 { .FromReg: 9U, .ToReg: Mips::R9_64 },
3454 { .FromReg: 10U, .ToReg: Mips::R10_64 },
3455 { .FromReg: 11U, .ToReg: Mips::R11_64 },
3456 { .FromReg: 12U, .ToReg: Mips::R12_64 },
3457 { .FromReg: 13U, .ToReg: Mips::R13_64 },
3458 { .FromReg: 14U, .ToReg: Mips::R14_64 },
3459 { .FromReg: 15U, .ToReg: Mips::R15_64 },
3460 { .FromReg: 16U, .ToReg: Mips::R16_64 },
3461 { .FromReg: 17U, .ToReg: Mips::R17_64 },
3462 { .FromReg: 18U, .ToReg: Mips::R18_64 },
3463 { .FromReg: 19U, .ToReg: Mips::R19_64 },
3464 { .FromReg: 20U, .ToReg: Mips::R20_64 },
3465 { .FromReg: 21U, .ToReg: Mips::R21_64 },
3466 { .FromReg: 22U, .ToReg: Mips::R22_64 },
3467 { .FromReg: 23U, .ToReg: Mips::R23_64 },
3468 { .FromReg: 24U, .ToReg: Mips::R24_64 },
3469 { .FromReg: 25U, .ToReg: Mips::R25_64 },
3470 { .FromReg: 26U, .ToReg: Mips::R26_64 },
3471 { .FromReg: 27U, .ToReg: Mips::R27_64 },
3472 { .FromReg: 28U, .ToReg: Mips::R28_64 },
3473 { .FromReg: 29U, .ToReg: Mips::R29_64 },
3474 { .FromReg: 30U, .ToReg: Mips::R30_64 },
3475 { .FromReg: 31U, .ToReg: Mips::R31_64 },
3476 { .FromReg: 32U, .ToReg: Mips::D0_64 },
3477 { .FromReg: 33U, .ToReg: Mips::D1_64 },
3478 { .FromReg: 34U, .ToReg: Mips::D2_64 },
3479 { .FromReg: 35U, .ToReg: Mips::D3_64 },
3480 { .FromReg: 36U, .ToReg: Mips::D4_64 },
3481 { .FromReg: 37U, .ToReg: Mips::D5_64 },
3482 { .FromReg: 38U, .ToReg: Mips::D6_64 },
3483 { .FromReg: 39U, .ToReg: Mips::D7_64 },
3484 { .FromReg: 40U, .ToReg: Mips::D8_64 },
3485 { .FromReg: 41U, .ToReg: Mips::D9_64 },
3486 { .FromReg: 42U, .ToReg: Mips::D10_64 },
3487 { .FromReg: 43U, .ToReg: Mips::D11_64 },
3488 { .FromReg: 44U, .ToReg: Mips::D12_64 },
3489 { .FromReg: 45U, .ToReg: Mips::D13_64 },
3490 { .FromReg: 46U, .ToReg: Mips::D14_64 },
3491 { .FromReg: 47U, .ToReg: Mips::D15_64 },
3492 { .FromReg: 48U, .ToReg: Mips::D16_64 },
3493 { .FromReg: 49U, .ToReg: Mips::D17_64 },
3494 { .FromReg: 50U, .ToReg: Mips::D18_64 },
3495 { .FromReg: 51U, .ToReg: Mips::D19_64 },
3496 { .FromReg: 52U, .ToReg: Mips::D20_64 },
3497 { .FromReg: 53U, .ToReg: Mips::D21_64 },
3498 { .FromReg: 54U, .ToReg: Mips::D22_64 },
3499 { .FromReg: 55U, .ToReg: Mips::D23_64 },
3500 { .FromReg: 56U, .ToReg: Mips::D24_64 },
3501 { .FromReg: 57U, .ToReg: Mips::D25_64 },
3502 { .FromReg: 58U, .ToReg: Mips::D26_64 },
3503 { .FromReg: 59U, .ToReg: Mips::D27_64 },
3504 { .FromReg: 60U, .ToReg: Mips::D28_64 },
3505 { .FromReg: 61U, .ToReg: Mips::D29_64 },
3506 { .FromReg: 62U, .ToReg: Mips::D30_64 },
3507 { .FromReg: 63U, .ToReg: Mips::D31_64 },
3508 { .FromReg: 64U, .ToReg: Mips::HI0 },
3509 { .FromReg: 65U, .ToReg: Mips::LO0 },
3510 { .FromReg: 176U, .ToReg: Mips::HI1 },
3511 { .FromReg: 177U, .ToReg: Mips::LO1 },
3512 { .FromReg: 178U, .ToReg: Mips::HI2 },
3513 { .FromReg: 179U, .ToReg: Mips::LO2 },
3514 { .FromReg: 180U, .ToReg: Mips::HI3 },
3515 { .FromReg: 181U, .ToReg: Mips::LO3 },
3516};
3517extern const unsigned MipsEHFlavour0Dwarf2LSize = std::size(MipsEHFlavour0Dwarf2L);
3518
3519extern const MCRegisterInfo::DwarfLLVMRegPair MipsDwarfFlavour0L2Dwarf[] = {
3520 { .FromReg: Mips::F0, .ToReg: 32U },
3521 { .FromReg: Mips::F1, .ToReg: 33U },
3522 { .FromReg: Mips::F2, .ToReg: 34U },
3523 { .FromReg: Mips::F3, .ToReg: 35U },
3524 { .FromReg: Mips::F4, .ToReg: 36U },
3525 { .FromReg: Mips::F5, .ToReg: 37U },
3526 { .FromReg: Mips::F6, .ToReg: 38U },
3527 { .FromReg: Mips::F7, .ToReg: 39U },
3528 { .FromReg: Mips::F8, .ToReg: 40U },
3529 { .FromReg: Mips::F9, .ToReg: 41U },
3530 { .FromReg: Mips::F10, .ToReg: 42U },
3531 { .FromReg: Mips::F11, .ToReg: 43U },
3532 { .FromReg: Mips::F12, .ToReg: 44U },
3533 { .FromReg: Mips::F13, .ToReg: 45U },
3534 { .FromReg: Mips::F14, .ToReg: 46U },
3535 { .FromReg: Mips::F15, .ToReg: 47U },
3536 { .FromReg: Mips::F16, .ToReg: 48U },
3537 { .FromReg: Mips::F17, .ToReg: 49U },
3538 { .FromReg: Mips::F18, .ToReg: 50U },
3539 { .FromReg: Mips::F19, .ToReg: 51U },
3540 { .FromReg: Mips::F20, .ToReg: 52U },
3541 { .FromReg: Mips::F21, .ToReg: 53U },
3542 { .FromReg: Mips::F22, .ToReg: 54U },
3543 { .FromReg: Mips::F23, .ToReg: 55U },
3544 { .FromReg: Mips::F24, .ToReg: 56U },
3545 { .FromReg: Mips::F25, .ToReg: 57U },
3546 { .FromReg: Mips::F26, .ToReg: 58U },
3547 { .FromReg: Mips::F27, .ToReg: 59U },
3548 { .FromReg: Mips::F28, .ToReg: 60U },
3549 { .FromReg: Mips::F29, .ToReg: 61U },
3550 { .FromReg: Mips::F30, .ToReg: 62U },
3551 { .FromReg: Mips::F31, .ToReg: 63U },
3552 { .FromReg: Mips::F_HI0, .ToReg: 32U },
3553 { .FromReg: Mips::F_HI1, .ToReg: 33U },
3554 { .FromReg: Mips::F_HI2, .ToReg: 34U },
3555 { .FromReg: Mips::F_HI3, .ToReg: 35U },
3556 { .FromReg: Mips::F_HI4, .ToReg: 36U },
3557 { .FromReg: Mips::F_HI5, .ToReg: 37U },
3558 { .FromReg: Mips::F_HI6, .ToReg: 38U },
3559 { .FromReg: Mips::F_HI7, .ToReg: 39U },
3560 { .FromReg: Mips::F_HI8, .ToReg: 40U },
3561 { .FromReg: Mips::F_HI9, .ToReg: 41U },
3562 { .FromReg: Mips::F_HI10, .ToReg: 42U },
3563 { .FromReg: Mips::F_HI11, .ToReg: 43U },
3564 { .FromReg: Mips::F_HI12, .ToReg: 44U },
3565 { .FromReg: Mips::F_HI13, .ToReg: 45U },
3566 { .FromReg: Mips::F_HI14, .ToReg: 46U },
3567 { .FromReg: Mips::F_HI15, .ToReg: 47U },
3568 { .FromReg: Mips::F_HI16, .ToReg: 48U },
3569 { .FromReg: Mips::F_HI17, .ToReg: 49U },
3570 { .FromReg: Mips::F_HI18, .ToReg: 50U },
3571 { .FromReg: Mips::F_HI19, .ToReg: 51U },
3572 { .FromReg: Mips::F_HI20, .ToReg: 52U },
3573 { .FromReg: Mips::F_HI21, .ToReg: 53U },
3574 { .FromReg: Mips::F_HI22, .ToReg: 54U },
3575 { .FromReg: Mips::F_HI23, .ToReg: 55U },
3576 { .FromReg: Mips::F_HI24, .ToReg: 56U },
3577 { .FromReg: Mips::F_HI25, .ToReg: 57U },
3578 { .FromReg: Mips::F_HI26, .ToReg: 58U },
3579 { .FromReg: Mips::F_HI27, .ToReg: 59U },
3580 { .FromReg: Mips::F_HI28, .ToReg: 60U },
3581 { .FromReg: Mips::F_HI29, .ToReg: 61U },
3582 { .FromReg: Mips::F_HI30, .ToReg: 62U },
3583 { .FromReg: Mips::F_HI31, .ToReg: 63U },
3584 { .FromReg: Mips::HI0, .ToReg: 64U },
3585 { .FromReg: Mips::HI1, .ToReg: 176U },
3586 { .FromReg: Mips::HI2, .ToReg: 178U },
3587 { .FromReg: Mips::HI3, .ToReg: 180U },
3588 { .FromReg: Mips::LO0, .ToReg: 65U },
3589 { .FromReg: Mips::LO1, .ToReg: 177U },
3590 { .FromReg: Mips::LO2, .ToReg: 179U },
3591 { .FromReg: Mips::LO3, .ToReg: 181U },
3592 { .FromReg: Mips::R0, .ToReg: 0U },
3593 { .FromReg: Mips::R1, .ToReg: 1U },
3594 { .FromReg: Mips::R2, .ToReg: 2U },
3595 { .FromReg: Mips::R3, .ToReg: 3U },
3596 { .FromReg: Mips::R4, .ToReg: 4U },
3597 { .FromReg: Mips::R5, .ToReg: 5U },
3598 { .FromReg: Mips::R6, .ToReg: 6U },
3599 { .FromReg: Mips::R7, .ToReg: 7U },
3600 { .FromReg: Mips::R8, .ToReg: 8U },
3601 { .FromReg: Mips::R9, .ToReg: 9U },
3602 { .FromReg: Mips::R10, .ToReg: 10U },
3603 { .FromReg: Mips::R11, .ToReg: 11U },
3604 { .FromReg: Mips::R12, .ToReg: 12U },
3605 { .FromReg: Mips::R13, .ToReg: 13U },
3606 { .FromReg: Mips::R14, .ToReg: 14U },
3607 { .FromReg: Mips::R15, .ToReg: 15U },
3608 { .FromReg: Mips::R16, .ToReg: 16U },
3609 { .FromReg: Mips::R17, .ToReg: 17U },
3610 { .FromReg: Mips::R18, .ToReg: 18U },
3611 { .FromReg: Mips::R19, .ToReg: 19U },
3612 { .FromReg: Mips::R20, .ToReg: 20U },
3613 { .FromReg: Mips::R21, .ToReg: 21U },
3614 { .FromReg: Mips::R22, .ToReg: 22U },
3615 { .FromReg: Mips::R23, .ToReg: 23U },
3616 { .FromReg: Mips::R24, .ToReg: 24U },
3617 { .FromReg: Mips::R25, .ToReg: 25U },
3618 { .FromReg: Mips::R26, .ToReg: 26U },
3619 { .FromReg: Mips::R27, .ToReg: 27U },
3620 { .FromReg: Mips::R28, .ToReg: 28U },
3621 { .FromReg: Mips::R29, .ToReg: 29U },
3622 { .FromReg: Mips::R30, .ToReg: 30U },
3623 { .FromReg: Mips::R31, .ToReg: 31U },
3624 { .FromReg: Mips::W0, .ToReg: 32U },
3625 { .FromReg: Mips::W1, .ToReg: 33U },
3626 { .FromReg: Mips::W2, .ToReg: 34U },
3627 { .FromReg: Mips::W3, .ToReg: 35U },
3628 { .FromReg: Mips::W4, .ToReg: 36U },
3629 { .FromReg: Mips::W5, .ToReg: 37U },
3630 { .FromReg: Mips::W6, .ToReg: 38U },
3631 { .FromReg: Mips::W7, .ToReg: 39U },
3632 { .FromReg: Mips::W8, .ToReg: 40U },
3633 { .FromReg: Mips::W9, .ToReg: 41U },
3634 { .FromReg: Mips::W10, .ToReg: 42U },
3635 { .FromReg: Mips::W11, .ToReg: 43U },
3636 { .FromReg: Mips::W12, .ToReg: 44U },
3637 { .FromReg: Mips::W13, .ToReg: 45U },
3638 { .FromReg: Mips::W14, .ToReg: 46U },
3639 { .FromReg: Mips::W15, .ToReg: 47U },
3640 { .FromReg: Mips::W16, .ToReg: 48U },
3641 { .FromReg: Mips::W17, .ToReg: 49U },
3642 { .FromReg: Mips::W18, .ToReg: 50U },
3643 { .FromReg: Mips::W19, .ToReg: 51U },
3644 { .FromReg: Mips::W20, .ToReg: 52U },
3645 { .FromReg: Mips::W21, .ToReg: 53U },
3646 { .FromReg: Mips::W22, .ToReg: 54U },
3647 { .FromReg: Mips::W23, .ToReg: 55U },
3648 { .FromReg: Mips::W24, .ToReg: 56U },
3649 { .FromReg: Mips::W25, .ToReg: 57U },
3650 { .FromReg: Mips::W26, .ToReg: 58U },
3651 { .FromReg: Mips::W27, .ToReg: 59U },
3652 { .FromReg: Mips::W28, .ToReg: 60U },
3653 { .FromReg: Mips::W29, .ToReg: 61U },
3654 { .FromReg: Mips::W30, .ToReg: 62U },
3655 { .FromReg: Mips::W31, .ToReg: 63U },
3656 { .FromReg: Mips::D0_64, .ToReg: 32U },
3657 { .FromReg: Mips::D1_64, .ToReg: 33U },
3658 { .FromReg: Mips::D2_64, .ToReg: 34U },
3659 { .FromReg: Mips::D3_64, .ToReg: 35U },
3660 { .FromReg: Mips::D4_64, .ToReg: 36U },
3661 { .FromReg: Mips::D5_64, .ToReg: 37U },
3662 { .FromReg: Mips::D6_64, .ToReg: 38U },
3663 { .FromReg: Mips::D7_64, .ToReg: 39U },
3664 { .FromReg: Mips::D8_64, .ToReg: 40U },
3665 { .FromReg: Mips::D9_64, .ToReg: 41U },
3666 { .FromReg: Mips::D10_64, .ToReg: 42U },
3667 { .FromReg: Mips::D11_64, .ToReg: 43U },
3668 { .FromReg: Mips::D12_64, .ToReg: 44U },
3669 { .FromReg: Mips::D13_64, .ToReg: 45U },
3670 { .FromReg: Mips::D14_64, .ToReg: 46U },
3671 { .FromReg: Mips::D15_64, .ToReg: 47U },
3672 { .FromReg: Mips::D16_64, .ToReg: 48U },
3673 { .FromReg: Mips::D17_64, .ToReg: 49U },
3674 { .FromReg: Mips::D18_64, .ToReg: 50U },
3675 { .FromReg: Mips::D19_64, .ToReg: 51U },
3676 { .FromReg: Mips::D20_64, .ToReg: 52U },
3677 { .FromReg: Mips::D21_64, .ToReg: 53U },
3678 { .FromReg: Mips::D22_64, .ToReg: 54U },
3679 { .FromReg: Mips::D23_64, .ToReg: 55U },
3680 { .FromReg: Mips::D24_64, .ToReg: 56U },
3681 { .FromReg: Mips::D25_64, .ToReg: 57U },
3682 { .FromReg: Mips::D26_64, .ToReg: 58U },
3683 { .FromReg: Mips::D27_64, .ToReg: 59U },
3684 { .FromReg: Mips::D28_64, .ToReg: 60U },
3685 { .FromReg: Mips::D29_64, .ToReg: 61U },
3686 { .FromReg: Mips::D30_64, .ToReg: 62U },
3687 { .FromReg: Mips::D31_64, .ToReg: 63U },
3688 { .FromReg: Mips::R0_64, .ToReg: 0U },
3689 { .FromReg: Mips::R1_64, .ToReg: 1U },
3690 { .FromReg: Mips::R2_64, .ToReg: 2U },
3691 { .FromReg: Mips::R3_64, .ToReg: 3U },
3692 { .FromReg: Mips::R4_64, .ToReg: 4U },
3693 { .FromReg: Mips::R5_64, .ToReg: 5U },
3694 { .FromReg: Mips::R6_64, .ToReg: 6U },
3695 { .FromReg: Mips::R7_64, .ToReg: 7U },
3696 { .FromReg: Mips::R8_64, .ToReg: 8U },
3697 { .FromReg: Mips::R9_64, .ToReg: 9U },
3698 { .FromReg: Mips::R10_64, .ToReg: 10U },
3699 { .FromReg: Mips::R11_64, .ToReg: 11U },
3700 { .FromReg: Mips::R12_64, .ToReg: 12U },
3701 { .FromReg: Mips::R13_64, .ToReg: 13U },
3702 { .FromReg: Mips::R14_64, .ToReg: 14U },
3703 { .FromReg: Mips::R15_64, .ToReg: 15U },
3704 { .FromReg: Mips::R16_64, .ToReg: 16U },
3705 { .FromReg: Mips::R17_64, .ToReg: 17U },
3706 { .FromReg: Mips::R18_64, .ToReg: 18U },
3707 { .FromReg: Mips::R19_64, .ToReg: 19U },
3708 { .FromReg: Mips::R20_64, .ToReg: 20U },
3709 { .FromReg: Mips::R21_64, .ToReg: 21U },
3710 { .FromReg: Mips::R22_64, .ToReg: 22U },
3711 { .FromReg: Mips::R23_64, .ToReg: 23U },
3712 { .FromReg: Mips::R24_64, .ToReg: 24U },
3713 { .FromReg: Mips::R25_64, .ToReg: 25U },
3714 { .FromReg: Mips::R26_64, .ToReg: 26U },
3715 { .FromReg: Mips::R27_64, .ToReg: 27U },
3716 { .FromReg: Mips::R28_64, .ToReg: 28U },
3717 { .FromReg: Mips::R29_64, .ToReg: 29U },
3718 { .FromReg: Mips::R30_64, .ToReg: 30U },
3719 { .FromReg: Mips::R31_64, .ToReg: 31U },
3720};
3721extern const unsigned MipsDwarfFlavour0L2DwarfSize = std::size(MipsDwarfFlavour0L2Dwarf);
3722
3723extern const MCRegisterInfo::DwarfLLVMRegPair MipsEHFlavour0L2Dwarf[] = {
3724 { .FromReg: Mips::F0, .ToReg: 32U },
3725 { .FromReg: Mips::F1, .ToReg: 33U },
3726 { .FromReg: Mips::F2, .ToReg: 34U },
3727 { .FromReg: Mips::F3, .ToReg: 35U },
3728 { .FromReg: Mips::F4, .ToReg: 36U },
3729 { .FromReg: Mips::F5, .ToReg: 37U },
3730 { .FromReg: Mips::F6, .ToReg: 38U },
3731 { .FromReg: Mips::F7, .ToReg: 39U },
3732 { .FromReg: Mips::F8, .ToReg: 40U },
3733 { .FromReg: Mips::F9, .ToReg: 41U },
3734 { .FromReg: Mips::F10, .ToReg: 42U },
3735 { .FromReg: Mips::F11, .ToReg: 43U },
3736 { .FromReg: Mips::F12, .ToReg: 44U },
3737 { .FromReg: Mips::F13, .ToReg: 45U },
3738 { .FromReg: Mips::F14, .ToReg: 46U },
3739 { .FromReg: Mips::F15, .ToReg: 47U },
3740 { .FromReg: Mips::F16, .ToReg: 48U },
3741 { .FromReg: Mips::F17, .ToReg: 49U },
3742 { .FromReg: Mips::F18, .ToReg: 50U },
3743 { .FromReg: Mips::F19, .ToReg: 51U },
3744 { .FromReg: Mips::F20, .ToReg: 52U },
3745 { .FromReg: Mips::F21, .ToReg: 53U },
3746 { .FromReg: Mips::F22, .ToReg: 54U },
3747 { .FromReg: Mips::F23, .ToReg: 55U },
3748 { .FromReg: Mips::F24, .ToReg: 56U },
3749 { .FromReg: Mips::F25, .ToReg: 57U },
3750 { .FromReg: Mips::F26, .ToReg: 58U },
3751 { .FromReg: Mips::F27, .ToReg: 59U },
3752 { .FromReg: Mips::F28, .ToReg: 60U },
3753 { .FromReg: Mips::F29, .ToReg: 61U },
3754 { .FromReg: Mips::F30, .ToReg: 62U },
3755 { .FromReg: Mips::F31, .ToReg: 63U },
3756 { .FromReg: Mips::F_HI0, .ToReg: 32U },
3757 { .FromReg: Mips::F_HI1, .ToReg: 33U },
3758 { .FromReg: Mips::F_HI2, .ToReg: 34U },
3759 { .FromReg: Mips::F_HI3, .ToReg: 35U },
3760 { .FromReg: Mips::F_HI4, .ToReg: 36U },
3761 { .FromReg: Mips::F_HI5, .ToReg: 37U },
3762 { .FromReg: Mips::F_HI6, .ToReg: 38U },
3763 { .FromReg: Mips::F_HI7, .ToReg: 39U },
3764 { .FromReg: Mips::F_HI8, .ToReg: 40U },
3765 { .FromReg: Mips::F_HI9, .ToReg: 41U },
3766 { .FromReg: Mips::F_HI10, .ToReg: 42U },
3767 { .FromReg: Mips::F_HI11, .ToReg: 43U },
3768 { .FromReg: Mips::F_HI12, .ToReg: 44U },
3769 { .FromReg: Mips::F_HI13, .ToReg: 45U },
3770 { .FromReg: Mips::F_HI14, .ToReg: 46U },
3771 { .FromReg: Mips::F_HI15, .ToReg: 47U },
3772 { .FromReg: Mips::F_HI16, .ToReg: 48U },
3773 { .FromReg: Mips::F_HI17, .ToReg: 49U },
3774 { .FromReg: Mips::F_HI18, .ToReg: 50U },
3775 { .FromReg: Mips::F_HI19, .ToReg: 51U },
3776 { .FromReg: Mips::F_HI20, .ToReg: 52U },
3777 { .FromReg: Mips::F_HI21, .ToReg: 53U },
3778 { .FromReg: Mips::F_HI22, .ToReg: 54U },
3779 { .FromReg: Mips::F_HI23, .ToReg: 55U },
3780 { .FromReg: Mips::F_HI24, .ToReg: 56U },
3781 { .FromReg: Mips::F_HI25, .ToReg: 57U },
3782 { .FromReg: Mips::F_HI26, .ToReg: 58U },
3783 { .FromReg: Mips::F_HI27, .ToReg: 59U },
3784 { .FromReg: Mips::F_HI28, .ToReg: 60U },
3785 { .FromReg: Mips::F_HI29, .ToReg: 61U },
3786 { .FromReg: Mips::F_HI30, .ToReg: 62U },
3787 { .FromReg: Mips::F_HI31, .ToReg: 63U },
3788 { .FromReg: Mips::HI0, .ToReg: 64U },
3789 { .FromReg: Mips::HI1, .ToReg: 176U },
3790 { .FromReg: Mips::HI2, .ToReg: 178U },
3791 { .FromReg: Mips::HI3, .ToReg: 180U },
3792 { .FromReg: Mips::LO0, .ToReg: 65U },
3793 { .FromReg: Mips::LO1, .ToReg: 177U },
3794 { .FromReg: Mips::LO2, .ToReg: 179U },
3795 { .FromReg: Mips::LO3, .ToReg: 181U },
3796 { .FromReg: Mips::R0, .ToReg: 0U },
3797 { .FromReg: Mips::R1, .ToReg: 1U },
3798 { .FromReg: Mips::R2, .ToReg: 2U },
3799 { .FromReg: Mips::R3, .ToReg: 3U },
3800 { .FromReg: Mips::R4, .ToReg: 4U },
3801 { .FromReg: Mips::R5, .ToReg: 5U },
3802 { .FromReg: Mips::R6, .ToReg: 6U },
3803 { .FromReg: Mips::R7, .ToReg: 7U },
3804 { .FromReg: Mips::R8, .ToReg: 8U },
3805 { .FromReg: Mips::R9, .ToReg: 9U },
3806 { .FromReg: Mips::R10, .ToReg: 10U },
3807 { .FromReg: Mips::R11, .ToReg: 11U },
3808 { .FromReg: Mips::R12, .ToReg: 12U },
3809 { .FromReg: Mips::R13, .ToReg: 13U },
3810 { .FromReg: Mips::R14, .ToReg: 14U },
3811 { .FromReg: Mips::R15, .ToReg: 15U },
3812 { .FromReg: Mips::R16, .ToReg: 16U },
3813 { .FromReg: Mips::R17, .ToReg: 17U },
3814 { .FromReg: Mips::R18, .ToReg: 18U },
3815 { .FromReg: Mips::R19, .ToReg: 19U },
3816 { .FromReg: Mips::R20, .ToReg: 20U },
3817 { .FromReg: Mips::R21, .ToReg: 21U },
3818 { .FromReg: Mips::R22, .ToReg: 22U },
3819 { .FromReg: Mips::R23, .ToReg: 23U },
3820 { .FromReg: Mips::R24, .ToReg: 24U },
3821 { .FromReg: Mips::R25, .ToReg: 25U },
3822 { .FromReg: Mips::R26, .ToReg: 26U },
3823 { .FromReg: Mips::R27, .ToReg: 27U },
3824 { .FromReg: Mips::R28, .ToReg: 28U },
3825 { .FromReg: Mips::R29, .ToReg: 29U },
3826 { .FromReg: Mips::R30, .ToReg: 30U },
3827 { .FromReg: Mips::R31, .ToReg: 31U },
3828 { .FromReg: Mips::W0, .ToReg: 32U },
3829 { .FromReg: Mips::W1, .ToReg: 33U },
3830 { .FromReg: Mips::W2, .ToReg: 34U },
3831 { .FromReg: Mips::W3, .ToReg: 35U },
3832 { .FromReg: Mips::W4, .ToReg: 36U },
3833 { .FromReg: Mips::W5, .ToReg: 37U },
3834 { .FromReg: Mips::W6, .ToReg: 38U },
3835 { .FromReg: Mips::W7, .ToReg: 39U },
3836 { .FromReg: Mips::W8, .ToReg: 40U },
3837 { .FromReg: Mips::W9, .ToReg: 41U },
3838 { .FromReg: Mips::W10, .ToReg: 42U },
3839 { .FromReg: Mips::W11, .ToReg: 43U },
3840 { .FromReg: Mips::W12, .ToReg: 44U },
3841 { .FromReg: Mips::W13, .ToReg: 45U },
3842 { .FromReg: Mips::W14, .ToReg: 46U },
3843 { .FromReg: Mips::W15, .ToReg: 47U },
3844 { .FromReg: Mips::W16, .ToReg: 48U },
3845 { .FromReg: Mips::W17, .ToReg: 49U },
3846 { .FromReg: Mips::W18, .ToReg: 50U },
3847 { .FromReg: Mips::W19, .ToReg: 51U },
3848 { .FromReg: Mips::W20, .ToReg: 52U },
3849 { .FromReg: Mips::W21, .ToReg: 53U },
3850 { .FromReg: Mips::W22, .ToReg: 54U },
3851 { .FromReg: Mips::W23, .ToReg: 55U },
3852 { .FromReg: Mips::W24, .ToReg: 56U },
3853 { .FromReg: Mips::W25, .ToReg: 57U },
3854 { .FromReg: Mips::W26, .ToReg: 58U },
3855 { .FromReg: Mips::W27, .ToReg: 59U },
3856 { .FromReg: Mips::W28, .ToReg: 60U },
3857 { .FromReg: Mips::W29, .ToReg: 61U },
3858 { .FromReg: Mips::W30, .ToReg: 62U },
3859 { .FromReg: Mips::W31, .ToReg: 63U },
3860 { .FromReg: Mips::D0_64, .ToReg: 32U },
3861 { .FromReg: Mips::D1_64, .ToReg: 33U },
3862 { .FromReg: Mips::D2_64, .ToReg: 34U },
3863 { .FromReg: Mips::D3_64, .ToReg: 35U },
3864 { .FromReg: Mips::D4_64, .ToReg: 36U },
3865 { .FromReg: Mips::D5_64, .ToReg: 37U },
3866 { .FromReg: Mips::D6_64, .ToReg: 38U },
3867 { .FromReg: Mips::D7_64, .ToReg: 39U },
3868 { .FromReg: Mips::D8_64, .ToReg: 40U },
3869 { .FromReg: Mips::D9_64, .ToReg: 41U },
3870 { .FromReg: Mips::D10_64, .ToReg: 42U },
3871 { .FromReg: Mips::D11_64, .ToReg: 43U },
3872 { .FromReg: Mips::D12_64, .ToReg: 44U },
3873 { .FromReg: Mips::D13_64, .ToReg: 45U },
3874 { .FromReg: Mips::D14_64, .ToReg: 46U },
3875 { .FromReg: Mips::D15_64, .ToReg: 47U },
3876 { .FromReg: Mips::D16_64, .ToReg: 48U },
3877 { .FromReg: Mips::D17_64, .ToReg: 49U },
3878 { .FromReg: Mips::D18_64, .ToReg: 50U },
3879 { .FromReg: Mips::D19_64, .ToReg: 51U },
3880 { .FromReg: Mips::D20_64, .ToReg: 52U },
3881 { .FromReg: Mips::D21_64, .ToReg: 53U },
3882 { .FromReg: Mips::D22_64, .ToReg: 54U },
3883 { .FromReg: Mips::D23_64, .ToReg: 55U },
3884 { .FromReg: Mips::D24_64, .ToReg: 56U },
3885 { .FromReg: Mips::D25_64, .ToReg: 57U },
3886 { .FromReg: Mips::D26_64, .ToReg: 58U },
3887 { .FromReg: Mips::D27_64, .ToReg: 59U },
3888 { .FromReg: Mips::D28_64, .ToReg: 60U },
3889 { .FromReg: Mips::D29_64, .ToReg: 61U },
3890 { .FromReg: Mips::D30_64, .ToReg: 62U },
3891 { .FromReg: Mips::D31_64, .ToReg: 63U },
3892 { .FromReg: Mips::R0_64, .ToReg: 0U },
3893 { .FromReg: Mips::R1_64, .ToReg: 1U },
3894 { .FromReg: Mips::R2_64, .ToReg: 2U },
3895 { .FromReg: Mips::R3_64, .ToReg: 3U },
3896 { .FromReg: Mips::R4_64, .ToReg: 4U },
3897 { .FromReg: Mips::R5_64, .ToReg: 5U },
3898 { .FromReg: Mips::R6_64, .ToReg: 6U },
3899 { .FromReg: Mips::R7_64, .ToReg: 7U },
3900 { .FromReg: Mips::R8_64, .ToReg: 8U },
3901 { .FromReg: Mips::R9_64, .ToReg: 9U },
3902 { .FromReg: Mips::R10_64, .ToReg: 10U },
3903 { .FromReg: Mips::R11_64, .ToReg: 11U },
3904 { .FromReg: Mips::R12_64, .ToReg: 12U },
3905 { .FromReg: Mips::R13_64, .ToReg: 13U },
3906 { .FromReg: Mips::R14_64, .ToReg: 14U },
3907 { .FromReg: Mips::R15_64, .ToReg: 15U },
3908 { .FromReg: Mips::R16_64, .ToReg: 16U },
3909 { .FromReg: Mips::R17_64, .ToReg: 17U },
3910 { .FromReg: Mips::R18_64, .ToReg: 18U },
3911 { .FromReg: Mips::R19_64, .ToReg: 19U },
3912 { .FromReg: Mips::R20_64, .ToReg: 20U },
3913 { .FromReg: Mips::R21_64, .ToReg: 21U },
3914 { .FromReg: Mips::R22_64, .ToReg: 22U },
3915 { .FromReg: Mips::R23_64, .ToReg: 23U },
3916 { .FromReg: Mips::R24_64, .ToReg: 24U },
3917 { .FromReg: Mips::R25_64, .ToReg: 25U },
3918 { .FromReg: Mips::R26_64, .ToReg: 26U },
3919 { .FromReg: Mips::R27_64, .ToReg: 27U },
3920 { .FromReg: Mips::R28_64, .ToReg: 28U },
3921 { .FromReg: Mips::R29_64, .ToReg: 29U },
3922 { .FromReg: Mips::R30_64, .ToReg: 30U },
3923 { .FromReg: Mips::R31_64, .ToReg: 31U },
3924};
3925extern const unsigned MipsEHFlavour0L2DwarfSize = std::size(MipsEHFlavour0L2Dwarf);
3926
3927extern const uint16_t MipsRegEncodingTable[] = {
3928 0,
3929 0,
3930 0,
3931 0,
3932 0,
3933 0,
3934 0,
3935 2,
3936 1,
3937 0,
3938 6,
3939 4,
3940 5,
3941 3,
3942 7,
3943 0,
3944 0,
3945 1,
3946 2,
3947 3,
3948 0,
3949 1,
3950 2,
3951 3,
3952 4,
3953 5,
3954 6,
3955 7,
3956 8,
3957 9,
3958 0,
3959 1,
3960 2,
3961 3,
3962 4,
3963 5,
3964 6,
3965 7,
3966 8,
3967 9,
3968 0,
3969 1,
3970 2,
3971 3,
3972 4,
3973 5,
3974 6,
3975 7,
3976 8,
3977 9,
3978 10,
3979 11,
3980 12,
3981 13,
3982 14,
3983 15,
3984 16,
3985 17,
3986 18,
3987 19,
3988 20,
3989 21,
3990 22,
3991 23,
3992 24,
3993 25,
3994 26,
3995 27,
3996 28,
3997 29,
3998 30,
3999 31,
4000 10,
4001 11,
4002 12,
4003 13,
4004 14,
4005 15,
4006 16,
4007 17,
4008 18,
4009 19,
4010 20,
4011 21,
4012 22,
4013 23,
4014 24,
4015 25,
4016 26,
4017 27,
4018 28,
4019 29,
4020 30,
4021 31,
4022 10,
4023 11,
4024 12,
4025 13,
4026 14,
4027 15,
4028 16,
4029 17,
4030 18,
4031 19,
4032 20,
4033 21,
4034 22,
4035 23,
4036 24,
4037 25,
4038 26,
4039 27,
4040 28,
4041 29,
4042 30,
4043 31,
4044 0,
4045 2,
4046 4,
4047 6,
4048 8,
4049 10,
4050 12,
4051 14,
4052 16,
4053 18,
4054 20,
4055 22,
4056 24,
4057 26,
4058 28,
4059 30,
4060 0,
4061 0,
4062 0,
4063 0,
4064 0,
4065 1,
4066 2,
4067 3,
4068 4,
4069 5,
4070 6,
4071 7,
4072 8,
4073 9,
4074 10,
4075 11,
4076 12,
4077 13,
4078 14,
4079 15,
4080 16,
4081 17,
4082 18,
4083 19,
4084 20,
4085 21,
4086 22,
4087 23,
4088 24,
4089 25,
4090 26,
4091 27,
4092 28,
4093 29,
4094 30,
4095 31,
4096 0,
4097 1,
4098 2,
4099 3,
4100 4,
4101 5,
4102 6,
4103 7,
4104 0,
4105 1,
4106 2,
4107 3,
4108 4,
4109 5,
4110 6,
4111 7,
4112 8,
4113 9,
4114 10,
4115 11,
4116 12,
4117 13,
4118 14,
4119 15,
4120 16,
4121 17,
4122 18,
4123 19,
4124 20,
4125 21,
4126 22,
4127 23,
4128 24,
4129 25,
4130 26,
4131 27,
4132 28,
4133 29,
4134 30,
4135 31,
4136 0,
4137 1,
4138 2,
4139 3,
4140 4,
4141 5,
4142 6,
4143 7,
4144 8,
4145 9,
4146 10,
4147 11,
4148 12,
4149 13,
4150 14,
4151 15,
4152 16,
4153 17,
4154 18,
4155 19,
4156 20,
4157 21,
4158 22,
4159 23,
4160 24,
4161 25,
4162 26,
4163 27,
4164 28,
4165 29,
4166 30,
4167 31,
4168 0,
4169 1,
4170 2,
4171 3,
4172 0,
4173 1,
4174 2,
4175 3,
4176 4,
4177 5,
4178 6,
4179 7,
4180 8,
4181 9,
4182 10,
4183 11,
4184 12,
4185 13,
4186 14,
4187 15,
4188 16,
4189 17,
4190 18,
4191 19,
4192 20,
4193 21,
4194 22,
4195 23,
4196 24,
4197 25,
4198 26,
4199 27,
4200 28,
4201 29,
4202 30,
4203 31,
4204 0,
4205 1,
4206 2,
4207 3,
4208 0,
4209 1,
4210 2,
4211 8,
4212 9,
4213 10,
4214 11,
4215 12,
4216 13,
4217 14,
4218 15,
4219 16,
4220 17,
4221 18,
4222 19,
4223 20,
4224 21,
4225 22,
4226 23,
4227 24,
4228 25,
4229 26,
4230 27,
4231 28,
4232 29,
4233 30,
4234 31,
4235 0,
4236 1,
4237 2,
4238 0,
4239 1,
4240 2,
4241 3,
4242 4,
4243 5,
4244 6,
4245 7,
4246 8,
4247 9,
4248 10,
4249 11,
4250 12,
4251 13,
4252 14,
4253 15,
4254 16,
4255 17,
4256 18,
4257 19,
4258 20,
4259 21,
4260 22,
4261 23,
4262 24,
4263 25,
4264 26,
4265 27,
4266 28,
4267 29,
4268 30,
4269 31,
4270 0,
4271 1,
4272 2,
4273 3,
4274 4,
4275 5,
4276 6,
4277 7,
4278 8,
4279 9,
4280 10,
4281 11,
4282 12,
4283 13,
4284 14,
4285 15,
4286 16,
4287 17,
4288 18,
4289 19,
4290 20,
4291 21,
4292 22,
4293 23,
4294 24,
4295 25,
4296 26,
4297 27,
4298 28,
4299 29,
4300 30,
4301 31,
4302 0,
4303 0,
4304 1,
4305 2,
4306 3,
4307 4,
4308 5,
4309 6,
4310 7,
4311 8,
4312 9,
4313 10,
4314 11,
4315 12,
4316 13,
4317 14,
4318 15,
4319 16,
4320 17,
4321 18,
4322 19,
4323 20,
4324 21,
4325 22,
4326 23,
4327 24,
4328 25,
4329 26,
4330 27,
4331 28,
4332 29,
4333 30,
4334 31,
4335 0,
4336 0,
4337 0,
4338 0,
4339 1,
4340 2,
4341 3,
4342 4,
4343 5,
4344 6,
4345 7,
4346 8,
4347 9,
4348 10,
4349 11,
4350 12,
4351 13,
4352 14,
4353 15,
4354 16,
4355 17,
4356 18,
4357 19,
4358 20,
4359 21,
4360 22,
4361 23,
4362 24,
4363 25,
4364 26,
4365 27,
4366 28,
4367 29,
4368 30,
4369 31,
4370};
4371static inline void InitMipsMCRegisterInfo(MCRegisterInfo *RI, unsigned RA, unsigned DwarfFlavour = 0, unsigned EHFlavour = 0, unsigned PC = 0) {
4372 RI->InitMCRegisterInfo(D: MipsRegDesc, NR: 442, RA, PC, C: MipsMCRegisterClassStorage.Classes, NC: 68, RURoots: MipsRegUnitRoots, NRU: 321, DL: MipsRegDiffLists, RUMS: MipsLaneMaskLists, Strings: MipsRegStrings, ClassStrings: MipsRegClassStrings, SubIndices: MipsSubRegIdxLists, NumIndices: 12,
4373RET: MipsRegEncodingTable, RUI: nullptr);
4374
4375 switch (DwarfFlavour) {
4376 default:
4377 llvm_unreachable("Unknown DWARF flavour");
4378 case 0:
4379 RI->mapDwarfRegsToLLVMRegs(Map: MipsDwarfFlavour0Dwarf2L, Size: MipsDwarfFlavour0Dwarf2LSize, isEH: false);
4380 break;
4381 }
4382 switch (EHFlavour) {
4383 default:
4384 llvm_unreachable("Unknown DWARF flavour");
4385 case 0:
4386 RI->mapDwarfRegsToLLVMRegs(Map: MipsEHFlavour0Dwarf2L, Size: MipsEHFlavour0Dwarf2LSize, isEH: true);
4387 break;
4388 }
4389 switch (DwarfFlavour) {
4390 default:
4391 llvm_unreachable("Unknown DWARF flavour");
4392 case 0:
4393 RI->mapLLVMRegsToDwarfRegs(Map: MipsDwarfFlavour0L2Dwarf, Size: MipsDwarfFlavour0L2DwarfSize, isEH: false);
4394 break;
4395 }
4396 switch (EHFlavour) {
4397 default:
4398 llvm_unreachable("Unknown DWARF flavour");
4399 case 0:
4400 RI->mapLLVMRegsToDwarfRegs(Map: MipsEHFlavour0L2Dwarf, Size: MipsEHFlavour0L2DwarfSize, isEH: true);
4401 break;
4402 }
4403}
4404
4405
4406} // namespace llvm
4407